王力男,王賽宇,陳敬喬

(中國(guó)電子科技集團(tuán)公司第五十四研究所,河北石家莊050081)

0 引言

在衛(wèi)星通信中,衛(wèi)星信道參數(shù)的變化可以通過(guò)終端誤碼形式表現(xiàn)出來(lái)。所以通過(guò)終端誤碼率監(jiān)測(cè),可以檢測(cè)整個(gè)系統(tǒng)的通信質(zhì)量,輔助系統(tǒng)故障定位。

對(duì)于一些特殊的衛(wèi)星通信系統(tǒng)(如處理轉(zhuǎn)發(fā)器)或一些衛(wèi)通站型,由于配置簡(jiǎn)單(如野外工作的便攜站)或工作環(huán)境特殊(太空環(huán)境),沒(méi)有配備或無(wú)法配備專用誤碼儀對(duì)整個(gè)信道進(jìn)行測(cè)試,所以嵌入到通信終端內(nèi)部的誤碼儀是一種便捷的選擇,可以在沒(méi)有專用誤碼儀的條件下,方便地對(duì)終端進(jìn)行誤碼測(cè)試。由于目前可編程邏輯器件的容量很大,而嵌入式誤碼儀所占用的邏輯單元僅有二、三百個(gè),因此對(duì)整個(gè)終端的復(fù)雜度影響可以忽略。

通常的誤碼儀都是勻速時(shí)鐘和數(shù)據(jù),而在突發(fā)傳輸或數(shù)據(jù)中存在報(bào)文分組時(shí),通常的誤碼儀不能使用,或者需要作復(fù)雜的速率適配,硬件開(kāi)銷較大。支持突發(fā)傳輸?shù)恼`碼儀能夠簡(jiǎn)單方面地解決此問(wèn)題。

1 嵌入式誤碼儀設(shè)計(jì)

和通用誤碼儀相同,嵌入式誤碼儀主要完成測(cè)試序列的發(fā)送、接收、誤碼比對(duì)以及誤碼率計(jì)算等。嵌入式誤碼儀主要特點(diǎn)是以開(kāi)放代碼模塊(如VHDL語(yǔ)言)形式存在,預(yù)留與調(diào)制單元、解調(diào)單元之間的數(shù)據(jù)、時(shí)鐘和控制等接口,使用者可以方便地把代碼綜合在各種不同的調(diào)制解調(diào)設(shè)備中。

對(duì)于突發(fā)傳輸,可以輸入非勻速的時(shí)鐘與數(shù)據(jù);或者收發(fā)時(shí)鐘是勻速的,通過(guò)時(shí)鐘使能來(lái)控制數(shù)據(jù)出入。

1.1 測(cè)試序列的選擇

測(cè)試序列發(fā)送單元的主要功能是產(chǎn)生標(biāo)準(zhǔn)測(cè)試信元碼。為了使測(cè)試結(jié)果能夠正確的反映信道傳輸質(zhì)量,要求測(cè)試序列必須是具有一定隨機(jī)性的序列。這里采用和HP 誤碼儀一致的 215、211、29、26測(cè)試序列,并支持16比特長(zhǎng)度可編程的測(cè)試序列和誤碼插入。

1.2 測(cè)試序列接收及誤碼檢測(cè)

測(cè)試序列接收單元的主要功能是產(chǎn)生本地測(cè)試序列并且同接收序列進(jìn)行逐一比特比對(duì),不同表示有誤碼,累加誤碼個(gè)數(shù)。

在進(jìn)行誤碼比對(duì)前,首先需要完成本地測(cè)試序列同接收序列的同步。由于收、發(fā)采用相同生成多項(xiàng)式的m序列,誤碼儀的收發(fā)同步等效為m序列的相位同步。所以可以根據(jù)m序列相位變化的規(guī)律,通過(guò)連續(xù)相位所產(chǎn)生的誤碼率進(jìn)行同步判斷。具體同步方法為:如果m序列長(zhǎng)度為2r-1,截取長(zhǎng)度r的接收序列作為本地序列的初相,同時(shí)啟動(dòng)本地序列的生成時(shí)鐘,那么本地序列以當(dāng)前初相為基準(zhǔn)開(kāi)始相位的連續(xù)變化,如果截取的初相中沒(méi)有誤碼,說(shuō)明相位正確,本地序列的相位同接收序列的相位完成同步。如果初相中有誤碼,本地序列的相位不同于接收序列的相位,由于m序列的隨機(jī)性,計(jì)算出的誤碼率會(huì)遠(yuǎn)遠(yuǎn)高于實(shí)際誤碼率,通過(guò)門限比較后,進(jìn)行本地m序列相位的重新截取,再次進(jìn)行同步判決,直到同步。

通過(guò)概率計(jì)算和MATLAB仿真可以得到不同誤碼率下誤碼儀的同步時(shí)間。假定接收序列的誤碼率為Pe,m序列的長(zhǎng)度為2r-1,則正確檢測(cè)到m序列的初相的概率為:

假定每次同步判決所需的時(shí)間為 t,則平均同步時(shí)間為:

利用MATLAB對(duì)不同誤碼率條件下平均同步時(shí)間進(jìn)行仿真,仿真條件為:m序列長(zhǎng)度為215-1;每次同步判決代價(jià)為16個(gè)符號(hào)(根據(jù)不同的符號(hào)速率可以等效為同步時(shí)間);仿真次數(shù)1 000。仿真結(jié)果如圖1所示。

由圖1可以看出,在誤碼率 1×10-2～1×10-5的變化過(guò)程中,同步所需要的平均符號(hào)數(shù)在逐步減小,當(dāng)誤碼率很低時(shí),基本上一次判決就完成同步,即使誤碼率很高時(shí)1×10-2,同步時(shí)間變化也不是很大,說(shuō)明本方法具有較可靠的同步特性。

圖1 不同誤碼率下的平均同步時(shí)間

在實(shí)際通信過(guò)程中,由于通信業(yè)務(wù)質(zhì)量的要求,衛(wèi)星信道誤碼率一般都保持在1×10-3以上,所以同步時(shí)間會(huì)很短,同步判決的門限可以設(shè)定為5×10-3。

1.3 誤碼率計(jì)算

誤碼率是誤碼儀的最后輸出。本地序列同接收序列同步后,開(kāi)始進(jìn)行總比特?cái)?shù)和錯(cuò)誤比特?cái)?shù)的統(tǒng)計(jì)。誤碼率為統(tǒng)計(jì)時(shí)間內(nèi)的錯(cuò)誤比特?cái)?shù)除以總的比特?cái)?shù)。誤碼率的輸出可以以連續(xù)方式計(jì)算,也可以分組計(jì)算。分組計(jì)算時(shí),為了測(cè)出較低的誤碼率,分組長(zhǎng)度必須很大,如果符號(hào)速率較低,完成一次誤碼率統(tǒng)計(jì)的時(shí)間會(huì)很長(zhǎng)(可能超過(guò)1小時(shí)),應(yīng)用受到了一定限制,所以該設(shè)計(jì)的方式采用連續(xù)統(tǒng)計(jì)方式。

該設(shè)計(jì)中,誤碼率計(jì)算采用FPGA硬件實(shí)現(xiàn),太高精度的計(jì)算不僅消耗FPGA的資源,而且還會(huì)增加FPGA的布線難度。所以需要根據(jù)實(shí)際應(yīng)用情況,在FPGA資源和計(jì)算精度之間進(jìn)行折中考慮。該設(shè)計(jì)的誤碼儀測(cè)試的最小誤碼率值為1×10-12,完全滿足衛(wèi)星信道的實(shí)際使用要求。可以計(jì)算出,為達(dá)到這個(gè)精度,總的測(cè)試樣本數(shù)最少要達(dá)到240個(gè)碼元。此外,為了能夠連續(xù)測(cè)量而不會(huì)溢出,在總比特?cái)?shù)和總錯(cuò)誤比特?cái)?shù)的統(tǒng)計(jì)上均做了相應(yīng)的限制保護(hù),保護(hù)措施為:在統(tǒng)計(jì)的總比特?cái)?shù)和誤碼個(gè)數(shù)不斷累加的同時(shí),對(duì)總比特?cái)?shù)進(jìn)行判斷,如果總的比特?cái)?shù)達(dá)到240個(gè)碼元時(shí),對(duì)總的比特?cái)?shù)和錯(cuò)誤的比特?cái)?shù)同時(shí)除以2,在確保寄存器不溢出的情況下,保證了誤碼率計(jì)算準(zhǔn)確度的同時(shí),可以進(jìn)行長(zhǎng)時(shí)間的連續(xù)測(cè)量。

2 誤碼儀硬件實(shí)現(xiàn)

整個(gè)硬件結(jié)構(gòu)分成核心模塊和誤碼率計(jì)算模塊2個(gè)主要模塊。硬件實(shí)現(xiàn)框圖如圖2所示。核心模塊主要包括發(fā)送序列生成器、接收端本地序列生成器、同步控制和誤碼檢測(cè)等。誤碼率計(jì)算模塊主要完成誤碼統(tǒng)計(jì)和誤碼率計(jì)算。為了節(jié)省資源,在程序中就已經(jīng)優(yōu)化了實(shí)現(xiàn)結(jié)構(gòu),采用了一些類似74系列器件的邏輯實(shí)現(xiàn)結(jié)構(gòu),因?yàn)樵谕瓿赏瑯庸δ軙r(shí),74系列器件的邏輯結(jié)構(gòu)會(huì)使用最少的門電路。為了支持突發(fā)傳輸,所有同步邏輯都必須在時(shí)鐘使能信號(hào)控制下工作,此時(shí)狀態(tài)機(jī)的轉(zhuǎn)移就必須考慮使能信號(hào)的影響。計(jì)算誤碼率需要一個(gè)40位除法器,將會(huì)占用大量的FPGA資源。因?yàn)楦乱淮握`碼率的時(shí)間為秒級(jí),就能夠滿足實(shí)際需求,所以該設(shè)計(jì)采用減運(yùn)算實(shí)現(xiàn)除運(yùn)算操作,大大減少了對(duì)FPGA資源的需求。

圖2 嵌入式誤碼儀硬件實(shí)現(xiàn)框圖

誤碼儀的實(shí)現(xiàn)采用了altera公司的cyclone3芯片,通過(guò)quartusII編譯后,FPGA的資源占用情況如表1所示。FPGA的邏輯資源只用到了邏輯單元,其它如DSP模塊、RAM 模塊等都未使用,如此以來(lái),若使用其他型號(hào)或廠家的FPGA時(shí),該設(shè)計(jì)不需要做任何修改。核心模塊占用的資源非常少,可以單獨(dú)使用,誤碼統(tǒng)計(jì)可以用監(jiān)控CPU來(lái)完成,或只用核心模塊來(lái)大致看看誤碼情況。

表1 嵌入式誤碼儀占用資源情況

3 應(yīng)用情況

該誤碼測(cè)試儀已應(yīng)用到某種衛(wèi)星通信系統(tǒng)中,該系統(tǒng)前向鏈路多址方式為TDM,反向鏈路多址方式為FDMA。在前向鏈路中,該誤碼儀可以對(duì)任何時(shí)隙的組合進(jìn)行誤碼測(cè)試,從而在不影響其他用戶通信的情況下進(jìn)行誤碼測(cè)試。反向鏈路采用了話音激活,通信時(shí)為突發(fā)傳輸,該誤碼儀可以在長(zhǎng)時(shí)間內(nèi)對(duì)這種突發(fā)傳輸進(jìn)行誤碼統(tǒng)計(jì)。該通信系統(tǒng)設(shè)計(jì)時(shí)保證了誤碼率在1×10-3以上,誤碼儀同步時(shí)間不超過(guò)18個(gè)符號(hào)。該通信系統(tǒng)為全國(guó)覆蓋,采用這種嵌入式誤碼儀,使得大范圍內(nèi)的誤碼測(cè)試非常方面。

4 結(jié)束語(yǔ)

研究了支持突發(fā)傳輸?shù)那度胧秸`碼儀的使用需求,并給出了設(shè)計(jì)方法和硬件實(shí)現(xiàn)框圖。經(jīng)過(guò)實(shí)際測(cè)試及應(yīng)用,該設(shè)計(jì)完全滿足預(yù)期需求,尤其在突發(fā)傳輸或時(shí)分復(fù)用情況下,單路的誤碼測(cè)試方便靈活、不影響其他用戶正常工作。該誤碼測(cè)試儀已經(jīng)應(yīng)用到某種手持衛(wèi)星通信終端中。

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