盛法生,王柏祥

(1.浙江財經(jīng)學院計算機技術應用研究所,浙江杭州310018;2.浙江大學信息與電子工程學系,浙江杭州310027)

0 引 言

自20世紀60年代末提出電流模電路研究以來,因其具有良好的電性能而得到了人們的普遍重視。特別是在亞微米CMOS工藝的迅速發(fā)展中,使得芯片低電壓工作、驅動門開關能耗降低,密度增加成為可能。因此,隨著制造工藝的不斷發(fā)展和對電路低功耗性能的追求,使得早期提出的許多電流模電路的理論得到了實現(xiàn),電流模電路應用前景變得更為廣闊,如微處理器的重要組成部件是算術運算加法器,隨著人們對這部件速度和精度要求的不斷提高,傳統(tǒng)的加法器處理速度已無法滿足需求,為此特提出以多值電流模電路為基本元件,采用差分邏輯互補電流信號對,使用雙軌互補輸入以減小延遲,降低信號電壓擺幅,提高驅動能力[1],減少互聯(lián)線和元件數(shù)量等的基-2符號數(shù)加法器研究。通過引入加減拆分法符號數(shù)加法器結構分析,實驗電路仿真等大量研究,實現(xiàn)了基-2符號數(shù)加法器的電流模高速運算電路設計[2],并在電路的成本、功耗、速度等方面取得了新的進步。

1 多值電流模差分邏輯電路原理

在對多值邏輯電路的研究中[3-6],電流信號具有如下特點：(1)電流信號具有高值化,易于增強信息處理能力;(2)由于電流源大小易于控制,應用閾控技術設計電路,其結構簡單;(3)以電流表示信號的多值電流型電路無需增加電源設備,邏輯級的增加不會導致邏輯級差的減小,因而不會降低電路的噪聲容限;(4)使用電流信號易于相加和相減,這使得算術運算電路獲得較為簡單的設計[7]。

1.1 基于差分邏輯的閾值檢測器

在多值電流模電路中,閾值檢測是最重要功能之一,任何多值電流模電路工作速度主要依賴于閾檢測器的延遲。通常閾值監(jiān)測器由二個比較器和一個開關電源組成,其結構如圖1所示。

圖1中x′,T′和y′分別為輸入比較信號、閾值和輸出電流,工作電源VDD1可以降低電壓,以使開關速度提高;VDD2可由差分邏輯電路決定,電路設計取VDD1=VDD2。基于差分邏輯電流源可使輸出電流為m,輸出電流由源耦合對M5、M6雙軌互補輸入控制,所以不管M5還是M6開,通過M4的電流為m。該電路也是多值電流模邏輯組件,使用這組件可實現(xiàn)多值電流模設計。

圖1 基于差分邏輯的閾值檢測器

1.2 高速電流開關電路

高速全差分電流開關電路如圖2所示,其工作過程為：當輸入數(shù)字信號為1電平時,由數(shù)字信號產(chǎn)生的互補信號x、x′對,使控制的傳輸門1導通,使足以驅動MOS晶體管M1的偏置電壓VDD通過傳輸門而接地,加權電流源m由M3轉換到了y上,使M4導通,M5柵極因M2截止而無電流通過;同理,當輸入數(shù)字信號為0電平時,由數(shù)字信號產(chǎn)生的一對互補信號控制的傳輸門2導通,使足以驅動MOS晶體管M2的偏置電壓VDD通過傳輸門而接地,使M5導通,加權電流源m由M3轉換到了上,M4柵極因M1截止而無電流輸出。電路通過消除加權電流源輸出的穩(wěn)態(tài)電壓變化而獲得高開關速度[8,9]。若對電路作進一步改進,則可在低電流下獲得高開關速度。

圖2 全差分電流開關

2 基-2符號數(shù)加法器設計

2.1 基-2加算法

基-2符號數(shù)使用對稱數(shù)字{-1,0,1}代表,并定義如下：

當A=(an-1,…,a1a0)和B=(bn-1,…,b1b0)相加,ai,bi∈{-1,0,1},每位加按3個步驟實現(xiàn)。

這里線性和Z=(zn-1,…,z1z0),中間和W=(wn-1,…,w1w0)),進位C=(cn-1,…,c1c0),最終和S=(sn-1,…,s1s0),zi∈{-2-1 0 1 2},wi∈{-1,0,1},ci∈{-1,0,1}和 si∈{-1,0,1}。最終和與字長n無關,進位傳輸鏈受左邊一位數(shù)限制,所以符號數(shù)加法器速度比普通二進制加法器快。

2.2 加減拆分法符號數(shù)加法器結構

圖3 加減拆分法BSD加法器結構

該結構分為3個部分：

(1)第1級進位/和ki,ti序列生成;

(2)第2級進位/和ci,wi序列生成;

(3)根據(jù) ci,wi序列生成最終和si序列。

加法器各級中間進位/和ki,ti,wi,ci∈{0,1}如將2個進位/和生成模塊連接起來,它相當于一個改進型4-2加法器結構,如圖4所示,由于引入了減法運算,該電路能夠處理1+1或的情況,在邏輯上比傳統(tǒng)算法更為簡化。一位全加器經(jīng)PSPICE程序模擬得到的瞬態(tài)特性如圖5所示,結果表明電路具有正確的邏輯功能和良好的電特性。

圖4 4-2加法器結構

圖5 一位全加器模擬結果

3 結束語

雙軌差分邏輯電路的潛在優(yōu)勢之一是高速開關與信號電壓擺幅小,使用典型多值數(shù)據(jù)和集成電路技術可大幅減少執(zhí)行元件和內(nèi)聯(lián)線數(shù)量。采用加減拆分法加法器結構。與傳統(tǒng)結構相比,它具有邏輯簡單、結構規(guī)則,芯片面積小和關鍵延遲路徑短,在速度、面積和功耗等方面均具有一定的優(yōu)勢。因此,設計方法在集成電路制造中具有廣闊的應用前景,達到了設計預期的目標。與基于0.8μ mCMOS技術的PSPICE模擬結果比較可知,改進型BSD加法器的速度比CMOS結構提高了16.7%,面積和功耗分別減少了4.3%和7%。所以,為了設計SD加法器,在每位代表符號數(shù)使用多值電路是適合的;符號數(shù)加法器在高速算術系統(tǒng)中字長較長,作為乘法器之用是有效的。

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