近年來，分子生物學發(fā)展快速，加上基因組技術的研發(fā)，產生許多生物相關數(shù)據(jù)。這些大量積累的數(shù)據(jù)需要適當?shù)膬Υ妗⒔M織，并且能夠被加以分析、利用及搜尋。因此，配合最近突飛猛進的信息科技，生物信息學乃應運而生。

生物信息學是結合基因蛋白質學及信息科技的新興研究領域，其最終目標在發(fā)現(xiàn)新的生物認知、厘清細胞各階段的表現(xiàn)，以利人們對疾病和藥物使用有更精確的了解。故其現(xiàn)階段執(zhí)行的任務有分析核酸序列、蛋白質序列、蛋白質結構、蛋白質家族及其生化反應等。

其中，需要信息及半導體技術協(xié)助的研究包括：序列組合、序列分析、比較基因組學、計算基因遺傳學、基因認定、蛋白質三維結構分析、基因微數(shù)組芯片分析、分子演化、藥物設計等領域。

高性能計算設備方能應付大量運算需求

測序是基因研究的基礎，目前高通量基因測序設備及配套硬軟件均依賴進口，如何讓此核心技術生根關系著本土相關產業(yè)的發(fā)展。而此高性能的設備多用于以下兩個主要應用一一、基因搜索及比對：將已知之DNA結構辨別標準輸入計算器內，可判斷樣本序列是否存在，以及此序列與不同物種間之DNA關聯(lián)性；二、蛋白質折迭仿真及計算器輔助藥物設計：利用重組或擴展已有的蛋白質是預防疾病和藥物設計的關鍵，因此計算器圖學技術與計算方法至關重要。以幾何、能量與活性等三大方向來探討如何使用最小能最原理來改進藥物設計中的分子對接過程之效能、加速藥物設計時程與降低研發(fā)成本是目前最迫切的課題。

為生物基因計算應用設計之FPGA系統(tǒng)

NVIDIA的CUDA平臺，其擁有通過C語言來控制GPU的開發(fā)環(huán)境，適合并行運算。在CUDA架構中，作DNA測序、短序列拼裝，可發(fā)揮并行計算之優(yōu)勢，加速計算并生成三維基因圖譜。

Invitrogen和Active Motif兩大生技公司也合作利用FPGA技術分析新一代的測序數(shù)據(jù)。TimeLogic生物計算系統(tǒng)由一至多片的PCI Express×1之FPGA板卡組成，其整合FPGA加速器和基因組學算法，能將新發(fā)現(xiàn)的數(shù)據(jù)和已知的基因進行快速比對，處理速度等同于普通CPU的100倍以上。

在要求更高的蛋白質折迭仿真算法中，研究人員先以遺傳算法來加速接合位置的幾何搜尋；再以能量為重點，于實驗中使用李亞普諾夫函數(shù)中的穩(wěn)定理論來降低接合位置數(shù)，以便進一步增進分子對接的效能；同時使用NURBS曲線中的插入頂點與權重調整來加速分子系統(tǒng)達到最小能量狀態(tài)；最后以各種不同的藥物受體模型來做計算機仿真計算，利用最小能量原理，判斷出接近全局能量最小區(qū)域的對接狀態(tài)之穩(wěn)定度，并對其各種分子活性進行評估。

為了運用FPGA主芯片實現(xiàn)計算應用分子力場，以及配合LYAPUNOV指數(shù)求出降低分子對接的幾何位置數(shù)量與穩(wěn)定度，我們提出以圖2中所示之系統(tǒng)架構來滿足更高層級研究人員所需。

如圖2所示，單片系統(tǒng)的主要功能是將高速輸入之數(shù)據(jù)，利用4組GigE網(wǎng)口，提供給后端FPGA進行序列比對處理。高硬件架構的核心部份為雙DDR2 SODIMM模塊之Multi-Port Controller，內存的管理單元及總線設計是提升整體高速運算效能之關鍵。為了將序列比對時重要之LinkedList數(shù)據(jù)結構以硬件FPGA實現(xiàn)，另外安排了特殊ZBT(ZeroBus Turnaroundl SRAM以儲存Pointer之部份。使兩個讀寫總在線的子系統(tǒng)可以同時平行運作而不互相干擾，進而達到動態(tài)并行處理的效能。

由于PC主板以DMA方式收送軟件處數(shù)據(jù)，為了符合要求，系統(tǒng)以PCI Express x8提供16Gb/s帶寬，系統(tǒng)并提供2個HSMC接頭做為板卡互連之高速接口，而HSMC接頭的關鍵帶寬由8對能承受10Gb/s之高速訊號線擔任。

以HSPICE仿真克服10Gb/s系統(tǒng)設計瓶頸

高速FPGA開發(fā)平臺的訊號完整性是系統(tǒng)成功與否之關鍵。因此在設計過程中，我們運用包含Hspice在內的多種仿真分析工具，通過對具體問題進行分析來優(yōu)化零配件選擇和設計折衷，如層迭結構、介電材料、訊號線拓樸結構、線長、線寬和阻抗匹配組件等，并根據(jù)仿真結果對設計進行調整，以便在設計時間內解決大多數(shù)的訊號完整性問題。

圖3為我們使用仿真分析阻抗匹配組件對DDR2地址訊號的影響，透過仿真可以看到終端匹配電阻的使用將使訊號擁有較少的ovemhoot與undershoot。

為了達成10Gb/s以上之HSMC接頭傳輸，基板層中的介電材料產生之傳輸損耗現(xiàn)象必需被考慮，因此我們透過HSPICE仿真來驗證板材對損耗的影響。圖4為仿真10 inch的傳輸距離，傳輸10Gb/s時之眼圖結果：

圖5為最后依據(jù)多方研究人員需求，開發(fā)完成之FPGA平臺。目前由臺灣在蛋白質折迭及藥物設計方面之專家進行算法加速上之測試。