朱 楠，黃建國(guó)，付在明

（電子科技大學(xué)自動(dòng)化工程學(xué)院，四川 成都 611731）

1 引 言

脈沖技術(shù)是現(xiàn)代電子技術(shù)中一項(xiàng)重要的基礎(chǔ)技術(shù)，其在大規(guī)模集成電路的測(cè)試、半導(dǎo)體器件性能檢測(cè)、地質(zhì)探測(cè)以及雷達(dá)、電子對(duì)抗、通信系統(tǒng)和計(jì)算機(jī)硬件系統(tǒng)設(shè)計(jì)中都起著重要作用。但傳統(tǒng)意義上的脈沖信號(hào)已經(jīng)不能滿足現(xiàn)代技術(shù)的需要，在很多實(shí)際工程應(yīng)用中對(duì)高速脈沖信號(hào)源多樣化要求越來越高，不僅關(guān)注脈沖的頻率和上升沿，而且要求高速脈沖的電平和幅度能夠在較大范圍內(nèi)精密可控，同時(shí)需要其脈沖寬度和脈沖延遲也精密可調(diào)。因此，該文根據(jù)實(shí)際需要，采用FPGA與高精度、高分辨率的可編程延遲芯片相結(jié)合的方法，實(shí)現(xiàn)對(duì)脈沖寬度的大范圍高精度的精密可調(diào)控制。

方案的設(shè)計(jì)目標(biāo)是實(shí)現(xiàn)頻率覆蓋范圍為200kHz～250MHz、脈寬可調(diào)范圍為 2ns～（周期-2ns）、分辨率為10ps的脈沖信號(hào)。根據(jù)設(shè)計(jì)目標(biāo)，同時(shí)考慮到實(shí)際需要及產(chǎn)品化時(shí)對(duì)于成本的控制，經(jīng)過對(duì)多種不同系列的FPGA比較后，選擇了Altera公司的Cyclone系列的FPGA EP1C6Q240C6。該款FPGA的I/O引腳可工作在 464 MHz，并支持LVTTL、LVCOMS、LVDS等多種電平標(biāo)準(zhǔn)，可滿足項(xiàng)目設(shè)計(jì)的需求，且有較好的性價(jià)比。

2 總體方案設(shè)計(jì)

圖1是合成脈沖脈寬調(diào)整電路的基本原理框圖，其基本原理是將輸入的時(shí)鐘信號(hào)送給FPGA內(nèi)部的窄脈沖形成模塊以形成窄脈沖信號(hào)，再將該窄脈沖信號(hào)經(jīng)過選擇信號(hào)選擇后產(chǎn)生上升沿觸發(fā)信號(hào)和下降沿觸發(fā)信號(hào)，把這兩個(gè)信號(hào)送出FPGA，經(jīng)過電平轉(zhuǎn)換后將上升沿觸發(fā)信號(hào)送入D觸發(fā)器的時(shí)鐘端，下降沿觸發(fā)信號(hào)經(jīng)過脈寬微調(diào)模塊后送入D觸發(fā)器的清零端，同時(shí)D觸發(fā)器的D端一直接邏輯高，這樣最終實(shí)現(xiàn)脈沖的形成和脈沖寬度的可調(diào)[1-5]。

圖1 合成脈沖脈寬調(diào)整電路

FPGA內(nèi)部功能主要由窄脈沖形成模塊及脈寬粗調(diào)模塊實(shí)現(xiàn)，其中窄脈沖形成模塊又由時(shí)鐘信號(hào)輸入時(shí)的高低頻不同而分為高頻窄脈沖形成模塊和低頻窄脈沖形成模塊。在設(shè)計(jì)中，高低頻的區(qū)分是以50 MHz這個(gè)頻點(diǎn)做為分界點(diǎn)的，時(shí)鐘頻率大于50MHz時(shí)為高頻，小于等于50MHz時(shí)為低頻。選擇50MHz為分界點(diǎn)的原因在于該設(shè)計(jì)采用的是FPGA內(nèi)部粗調(diào)和延遲芯片微調(diào)共同實(shí)現(xiàn)脈寬的調(diào)整，而脈寬微調(diào)是由2片級(jí)聯(lián)的可編程延遲芯片實(shí)現(xiàn)的，其可調(diào)范圍為20ns，所以在脈寬粗調(diào)時(shí)采用的計(jì)數(shù)時(shí)鐘頻率必須是大于50 MHz的，即周期總是小于20ns的，這樣才能結(jié)合可編程延遲芯片保證達(dá)到脈寬連續(xù)可調(diào)的設(shè)計(jì)要求。

綜上所述，F(xiàn)PGA內(nèi)部實(shí)現(xiàn)脈寬粗調(diào)的具體實(shí)現(xiàn)方式為：當(dāng)時(shí)鐘輸入大于50 MHz（高頻）時(shí)，將上升沿觸發(fā)信號(hào)同時(shí)作為下降沿觸發(fā)信號(hào)直接從FPGA輸出；當(dāng)時(shí)鐘輸入小于等于50MHz（低頻）時(shí)，將形成的低頻段窄脈沖信號(hào)分為兩路，一路作為上升沿觸發(fā)信號(hào)直接從FPGA輸出，另一路經(jīng)過脈寬粗調(diào)后作為下降沿觸發(fā)信號(hào)從FPGA輸出。

3 具體電路設(shè)計(jì)

3.1 極窄脈沖產(chǎn)生電路

因?yàn)樵O(shè)計(jì)要求脈沖寬度為2ns～（周期-2ns），所以下降沿觸發(fā)信號(hào)必須為脈沖寬度小于2 ns的極窄脈沖。因?yàn)槿绻陆笛赜|發(fā)信號(hào)的脈沖寬度大于2ns，要么不能產(chǎn)生最大脈沖寬度為（周期-2ns）的脈沖信號(hào)；要么就是在下一個(gè)上升沿觸發(fā)信號(hào)來臨的時(shí)候上一個(gè)周期的下降沿觸發(fā)信號(hào)還保持有效，在合成脈沖時(shí)D觸發(fā)器不能在預(yù)定的時(shí)刻翻轉(zhuǎn)，導(dǎo)致不能正常的產(chǎn)生脈沖信號(hào)，所以必須將下降沿觸發(fā)信號(hào)整形成為極窄脈沖信。

如圖2極窄脈沖產(chǎn)生電路所示，該電路采用FPGA內(nèi)部邏輯實(shí)現(xiàn)[6-10]，并實(shí)際測(cè)得其產(chǎn)生的極窄脈沖寬度約為1.4ns，能夠滿足設(shè)計(jì)中下降沿觸發(fā)信號(hào)脈寬小于2ns的要求。這個(gè)電路雖然簡(jiǎn)單，但卻是實(shí)現(xiàn)最大脈沖寬度（周期-2ns）的關(guān)鍵。

3.2 脈寬粗調(diào)模塊

如圖3脈寬粗調(diào)模塊所示，該模塊由脈寬粗調(diào)計(jì)數(shù)器和一個(gè)極窄脈沖產(chǎn)生電路組成。

圖2 極窄脈沖產(chǎn)生電路

圖3 脈寬粗調(diào)模塊

脈寬粗調(diào)計(jì)數(shù)器共有3個(gè)輸入端和一個(gè)輸出端，3個(gè)輸入端分別是 clk，pw[15..0]和load；一個(gè)輸出端為out。

clk是計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘輸入端；pw[15..0]是計(jì)數(shù)器的脈寬預(yù)置值輸入端，它決定計(jì)數(shù)器的計(jì)數(shù)值，計(jì)數(shù)時(shí)鐘周期乘以脈寬預(yù)置值則決定了脈沖寬度的粗調(diào)量；load輸入端是計(jì)數(shù)器脈寬預(yù)置值的載入端，load為1則載入脈寬預(yù)置值，load為0則脈寬粗調(diào)計(jì)數(shù)器開始工作。

輸出端out信號(hào)的初值為0，當(dāng)脈寬粗調(diào)計(jì)數(shù)器計(jì)數(shù)到脈寬預(yù)置值后，out信號(hào)變?yōu)?，即產(chǎn)生一個(gè)上升沿，該上升沿再經(jīng)過一個(gè)極窄脈沖產(chǎn)生電路后產(chǎn)生下低頻段時(shí)下降沿觸發(fā)信號(hào)。

3.3 脈沖合成電路

如圖1合成脈沖脈寬調(diào)整電路的基本原理框圖所示，D觸發(fā)器是合成脈沖信號(hào)的最后一級(jí)，是產(chǎn)生設(shè)計(jì)所要求的一定脈沖寬度的脈沖的重要電路。設(shè)計(jì)中選用ONSEMI公司型號(hào)為MC100EP51的D觸發(fā)器[4]。之所以單獨(dú)選用一片D觸發(fā)器來合成脈沖而不用FPGA內(nèi)部D觸發(fā)器來合成最終的脈沖信號(hào)，是因?yàn)槿绻严陆笛赜|發(fā)信號(hào)經(jīng)過脈寬微調(diào)后再送入FPGA配合上升沿觸發(fā)信號(hào)與內(nèi)部D觸發(fā)器合成脈沖后再送出FPGA，由于FPGA內(nèi)部布局布線和D觸發(fā)器之前復(fù)雜邏輯所帶來的不確定性會(huì)影響信號(hào)質(zhì)量，嚴(yán)重時(shí)會(huì)使電路時(shí)序混亂，導(dǎo)致電路不能正常工作；再者，如果先在FPGA內(nèi)部合成脈沖信號(hào)后再輸出，這樣就不能對(duì)脈沖寬度進(jìn)行微調(diào)[1-2，5-10]。

設(shè)計(jì)中所選觸發(fā)器為PECL型D觸發(fā)器，并帶有溫補(bǔ)網(wǎng)絡(luò)，能夠在-40℃～85℃的溫度范圍內(nèi)保持良好的工作特性，最大工作頻率大于3 GHz，建立時(shí)間是80 ps，保持時(shí)間是40 ps，固定傳播延時(shí)350ps。由于設(shè)計(jì)需要實(shí)現(xiàn)250MHz的脈沖信號(hào)，而方波信號(hào)含有大量的諧波成分，3 GHz的帶寬已經(jīng)是250MHz的10倍多，能夠保證脈沖信號(hào)5次以內(nèi)的諧波分量不被濾除，能夠很好的保持脈沖信號(hào)的完整性。80ps的建立時(shí)間和40ps的保持時(shí)間能夠保證脈沖信號(hào)能夠在上升沿觸發(fā)信號(hào)和下降沿觸發(fā)信號(hào)極窄的情況下快速的觸發(fā)和清零，保證脈沖合成的高效和穩(wěn)定。所以選擇該觸發(fā)器可以很好滿足設(shè)計(jì)需求。

3.4 脈寬微調(diào)電路

由于單純依靠FPGA內(nèi)部的脈寬粗調(diào)計(jì)數(shù)器對(duì)脈寬進(jìn)行調(diào)整是不能滿足脈寬可調(diào)分辨率為10 ps的設(shè)計(jì)要求。所以必須在FPGA外部進(jìn)行脈寬微調(diào)來滿足設(shè)計(jì)要求。該電路所選用的是ONSEMI公司的可編程延遲芯片作脈寬微調(diào)，該可編程延遲芯片型號(hào)為MC100EP196，其主要參數(shù)為：最大工作頻率大于1.2 GHz，固定延遲為2.4 ns；可調(diào)延遲范圍為0～10 ns；分辨率為 10 ps；并行輸入數(shù)據(jù)端 D[0∶9]可兼容 LVTTL、LVCOMS和 ECL電平，設(shè)計(jì)中選用 LVTTL電平[3]。

如圖4脈寬微調(diào)電路所示，設(shè)計(jì)中選用兩片可編程延遲芯片級(jí)聯(lián)的方式構(gòu)建電路，這樣可調(diào)脈寬范圍為0～20 ns，而其10 ps的分辨率也正好滿足設(shè)計(jì)要求。

具體脈寬微調(diào)原理如下：由設(shè)定的所需脈寬值和FPGA內(nèi)部脈寬粗調(diào)值共同計(jì)算出脈寬微調(diào)值，將該值轉(zhuǎn)化為延遲芯片的控制字，通過FPGA將該控制字配置好并通過延遲芯片的len信號(hào)將其載入延遲芯片即可。

4 實(shí)驗(yàn)結(jié)果與分析

圖5中（a），（b）所示是用泰克公司的 TPO7104示波器作為測(cè)試儀器所測(cè)得的實(shí)測(cè)數(shù)據(jù)及波形圖。

設(shè)置時(shí)鐘頻率為100MHz、脈沖寬度為5ns時(shí)，如圖5（a）所示，測(cè)得的實(shí)際脈沖寬度為5.27ns。

設(shè)置時(shí)鐘頻率為10MHz、脈沖寬度為5ns時(shí)，如圖5（b）所示，測(cè)得的實(shí)際脈沖寬度為5.322ns。

由實(shí)際測(cè)得結(jié)果可知，不同時(shí)鐘頻率所測(cè)得的脈寬實(shí)際值和所設(shè)置值之間有一定誤差，但該誤差值基本相等，約為0.3ns。經(jīng)過在其他時(shí)鐘頻率時(shí)的多次測(cè)量，可以看到所測(cè)脈寬值和設(shè)置脈寬值也同樣存在該固定誤差。經(jīng)分析，該誤差的產(chǎn)生是FPGA內(nèi)部走線和繪制電路板時(shí)布局布線的影響所致，但該固定誤差不影響所預(yù)想的指標(biāo)。綜上所述，該設(shè)計(jì)所用方法可以實(shí)現(xiàn)預(yù)想目標(biāo)。

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