趙毅強(qiáng)，耿俊峰，鄭淑鳳，高 靜

(天津大學(xué)電子信息工程學(xué)院，天津 300072)

逐次逼近型模數(shù)轉(zhuǎn)換器(successive approximation register analog-to-digital converter，SAR ADC)是應(yīng)用于采樣速率低于 5,MHz的中高分辨率的常見(jiàn)結(jié)構(gòu)，其分辨率一般為8～16位，因制造工藝與現(xiàn)代數(shù)字CMOS工藝的兼容性好，且易于在較低的工藝成本下實(shí)現(xiàn)，所以廣泛應(yīng)用于現(xiàn)代超大規(guī)模集成電路與片上系統(tǒng)(system-on-chip，SOC)，如便攜式/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號(hào)采集器等[1-3]．

筆者設(shè)計(jì)了一款10位低功耗SAR ADC，采用溫度計(jì)碼控制的開(kāi)關(guān)邏輯結(jié)構(gòu)代替?zhèn)鹘y(tǒng)的開(kāi)關(guān)陣列控制數(shù)模(digital-to-analog，D/A)轉(zhuǎn)換器的動(dòng)作，從而提高了 D/A轉(zhuǎn)換器的線性度并降低了 ADC的功耗．ADC在 250,kHz的采樣速度下實(shí)現(xiàn)了10位的模數(shù)轉(zhuǎn)換功能，功耗小于2,mW．

1 SAR ADC的結(jié)構(gòu)和工作原理

傳統(tǒng)SAR ADC的結(jié)構(gòu)主要包括5個(gè)部分，分別是：采樣保持電路、模擬比較器、D/A 轉(zhuǎn)換器、逐次逼近寄存器和邏輯控制單元．在很多實(shí)際電路中，采樣保持與D/A轉(zhuǎn)換器合二為一．

SAR ADC通過(guò)比較器對(duì) D/A轉(zhuǎn)換器產(chǎn)生的參考電壓和采樣所得的模擬輸入電壓進(jìn)行比較，由逐次逼近寄存器逐次地決定每一位數(shù)字碼，直到完成最低有效位(least significant bit，LSB)的轉(zhuǎn)換．SAR ADC采用二進(jìn)制搜索算法來(lái)決定模數(shù)轉(zhuǎn)化過(guò)程中的數(shù)字碼值，N位的SAR ADC需要進(jìn)行N步的轉(zhuǎn)化．

在 SAR ADC中，數(shù)字模塊消耗的功耗較小，整個(gè)SAR ADC的功耗主要集中在3個(gè)方面．

(1)對(duì)采樣保持電容的充放電．

(2)對(duì)D/A轉(zhuǎn)換器中二進(jìn)制加權(quán)電容的充放電．

(3)模數(shù)轉(zhuǎn)換過(guò)程中比較器所消耗的功耗．

有關(guān)降低SAR ADC功耗的文獻(xiàn)通常針對(duì)以上3個(gè)方面來(lái)提出電路結(jié)構(gòu)的改進(jìn)方案，如在數(shù)模轉(zhuǎn)換器中采用特殊結(jié)構(gòu)的電容陣列以及采用功耗較低的動(dòng)態(tài)比較器等[4-6]．

為了降低ADC的整體功耗，筆者設(shè)計(jì)的D/A轉(zhuǎn)換器采用了電荷分配型的結(jié)構(gòu)．與其他同類型 ADC的最大區(qū)別在于用溫度計(jì)碼的開(kāi)關(guān)邏輯結(jié)構(gòu)代替了常用的二進(jìn)制碼開(kāi)關(guān)來(lái)控制 D/A轉(zhuǎn)換器，從而合理優(yōu)化了電容陣列的開(kāi)關(guān)邏輯結(jié)構(gòu)，減小了開(kāi)關(guān)的動(dòng)作頻率，既提高了 D/A轉(zhuǎn)換器的分辨率和線性度，同時(shí)又降低了整個(gè)系統(tǒng)的功耗．

2 基于開(kāi)關(guān)邏輯結(jié)構(gòu)的D/A轉(zhuǎn)換器

2.1 D/A轉(zhuǎn)換器的基本原理

傳統(tǒng)型電荷分配型 D/A轉(zhuǎn)換器通常由一個(gè)二進(jìn)制加權(quán)電容陣列、一個(gè)與 LSB等值的電容和開(kāi)關(guān)陣列組成，其轉(zhuǎn)換過(guò)程可以分為3個(gè)階段[7]．

(1)采樣階段：此時(shí)，所有電容的上極板接地，下極板接輸入電壓，這樣，上極板存儲(chǔ)了與輸入電壓成正比的電荷，這些電荷在 D/A轉(zhuǎn)換器的轉(zhuǎn)換過(guò)程中保持不變．

(2)保持階段：此階段，二進(jìn)制加權(quán)電容的上極板接地開(kāi)關(guān)斷開(kāi)，下極板接地，引起電容陣列上極板的參考電壓的變化．

(3)再分配階段：此時(shí)，逐次逼近寄存器的最高位被置為 1，即最大的電容 2N-1C的下極板連接到基準(zhǔn)電壓Vref，在下一個(gè)時(shí)鐘周期來(lái)臨時(shí)，最大的電容的下極板的連接狀態(tài)是由比較器的比較結(jié)果決定的．同時(shí)次大的電容的下極板連接到基準(zhǔn)電壓 Vref．這個(gè)過(guò)程將會(huì)進(jìn)行 N次，在每一個(gè)時(shí)鐘周期內(nèi)比較器的比較結(jié)果決定了原先被試探的電容的下極板接地或是接基準(zhǔn)電壓 Vref，同時(shí)將比試探電容小一半的那個(gè)電容設(shè)為試探電容，直到整個(gè)轉(zhuǎn)換過(guò)程完成，即最小電容的下極板狀態(tài)被決定．

2.2 D/A轉(zhuǎn)換器的低功耗設(shè)計(jì)

所設(shè)計(jì)的開(kāi)關(guān)邏輯結(jié)構(gòu)的D/A轉(zhuǎn)換器如圖1所示，其與傳統(tǒng)型 D/A的區(qū)別是將二進(jìn)制加權(quán)電容陣列進(jìn)行了分拆并加入了碼制轉(zhuǎn)換電路．碼制轉(zhuǎn)換電路將邏輯控制單元控制的寄存器的輸出二進(jìn)制碼轉(zhuǎn)化成為溫度計(jì)碼，以溫度計(jì)碼來(lái)控制整個(gè)二進(jìn)制加權(quán)電容陣列，以降低開(kāi)關(guān)動(dòng)作頻率．

圖1 D/A轉(zhuǎn)換器Fig.1 Structure of D/A converter

以 3位 D/A轉(zhuǎn)換器為例來(lái)簡(jiǎn)要說(shuō)明．圖 2(a)為三位的二進(jìn)制碼到溫度計(jì)碼的編碼轉(zhuǎn)換圖；圖 2(b)為二進(jìn)制碼對(duì)應(yīng)單位開(kāi)關(guān)輸入碼圖．由圖 2可知，一旦比較器的輸出為 0，即在模數(shù)轉(zhuǎn)換過(guò)程中出現(xiàn)輸入信號(hào)比 D/A轉(zhuǎn)換器所產(chǎn)生的參考電壓小的情況，采用溫度計(jì)碼的開(kāi)關(guān)邏輯結(jié)構(gòu)對(duì)減小開(kāi)關(guān)動(dòng)作頻率是有利的．將二進(jìn)制碼轉(zhuǎn)換為溫度計(jì)碼只需通過(guò)一個(gè)簡(jiǎn)單的編碼轉(zhuǎn)換電路就可以實(shí)現(xiàn)．

圖2 碼制轉(zhuǎn)換示意Fig.2 Diagram of code translation

2.3 D/A轉(zhuǎn)換器的功耗分析

對(duì)于電容陣列中的電容，只有當(dāng)其下極板連接到Vref時(shí)，因充電產(chǎn)生功耗[8-11]．設(shè)電容陣列的建立時(shí)間為T(mén)，則電容從Vref獲得的能量為

所以，可以計(jì)算每一次開(kāi)關(guān)動(dòng)作時(shí) D/A的功耗．為了減少計(jì)算量，仍以 3位 D/A轉(zhuǎn)換器為例，對(duì)兩種D/A轉(zhuǎn)換器的功耗進(jìn)行比較，如圖3所示，箭頭旁邊的數(shù)字為每一次開(kāi)關(guān)動(dòng)作時(shí)消耗的能量．圖 3顯示當(dāng)比較器比較的結(jié)果為0時(shí)，采用的結(jié)構(gòu)所消耗的功耗小于傳統(tǒng)的結(jié)構(gòu)．顯然，所設(shè)計(jì)的D/A轉(zhuǎn)換器的平均功耗遠(yuǎn)小于傳統(tǒng)的D/A轉(zhuǎn)換器．隨著ADC位數(shù)的增加，這種平均功耗的降低效應(yīng)將會(huì)更加顯著．10位SAR ADC和傳統(tǒng)結(jié)構(gòu)的SAR ADC功耗對(duì)比如表1所示，數(shù)據(jù)表明改進(jìn)的SAR ADC相對(duì)于傳統(tǒng)結(jié)構(gòu)下降了21.5%．

圖3 改進(jìn)的和傳統(tǒng)的D/A功耗分析Fig.3 Power analysis of improved and traditional D/A converter

表1 SAR ADC測(cè)試結(jié)果Tab.1 Test results of SAR ADC

3 電路仿真與芯片測(cè)試

利用Cadence AMS作為仿真工具，對(duì)SAR ADC進(jìn)行了功能仿真，采用 FFT法分析 ADC的動(dòng)態(tài)性能[12]，得到的頻譜圖如圖 4所示．仿真所得信噪失真比(SNDR)為 60.472,dB．

圖4 電路仿真的FFT頻譜Fig.4 Spectrum of FFT on circuit simulation results

基于 Chartered 0.35,μm,2P4M 工藝，完成了電路的版圖設(shè)計(jì)，其中單位電容均采用工藝偏差相對(duì)較小的 poly-poly電容．圖 5給出了經(jīng) MPW 流片 SAR ADC芯片圖．由于電路的非線性與電路的元件匹配有關(guān)，其匹配性越好，其線性度越高，因此版圖設(shè)計(jì)中采用了一系列手段以提高電容陣列的匹配性，包括采用“共質(zhì)心”結(jié)構(gòu)布置版圖，降低因芯片面積加大帶來(lái)的氧化層梯度的影響；電容陣列周邊采用“虛擬”結(jié)構(gòu)；單位電容采用固定的周長(zhǎng)/面積比等．對(duì)比表 1中的無(wú)失真動(dòng)態(tài)范圍參數(shù)，可以看出線性度[13]提高了11.78%．

圖5 SAR ADC芯片F(xiàn)ig.5 Photo of SAR ADC chip

使用 TeKtronix TLA5204B 邏輯分析儀和 TDS 3052B示波器等工具對(duì) MPW 流片回來(lái)的芯片進(jìn)行了測(cè)試．圖6給出了 D/A的測(cè)試結(jié)果，其中EOB為轉(zhuǎn)換結(jié)束信號(hào)，dac_out為 D/A輸出信號(hào)；SAR ADC在250,kHz的轉(zhuǎn)換速率下的實(shí)測(cè)積分非線性(Integral nonlinearity，INL)誤差和微分非線性(differnetial nonlinearity，DNL)誤差特性曲線[14]如圖7所示．

圖6 D/A的測(cè)試結(jié)果Fig.6 Measured results of D/A

圖7 SAR ADC的INL和DNL的實(shí)測(cè)曲線Fig.7 Measured curves of INL and DNL of SAR ADC

表1顯示了10位SAR ADC的整體性能．比較流片后測(cè)試結(jié)果和仿真結(jié)果可見(jiàn)所設(shè)計(jì)的SAR ADC較好地達(dá)到了低功耗的設(shè)計(jì)要求，性能良好．

4 結(jié) 語(yǔ)

完成了一款基于開(kāi)關(guān)邏輯結(jié)構(gòu)的 SAR ADC設(shè)計(jì)．其中的 D/A轉(zhuǎn)換器由溫度計(jì)碼的開(kāi)關(guān)邏輯結(jié)構(gòu)來(lái)控制，從而減小了開(kāi)關(guān)的動(dòng)作頻率，降低了整個(gè)系統(tǒng)的功耗．測(cè)試結(jié)果顯示，設(shè)計(jì)的 SAR ADC實(shí)現(xiàn)了10位模數(shù)轉(zhuǎn)換功能，轉(zhuǎn)換速率為 250 kHz，INL和DNL均小于1個(gè)LSB，功耗小于2 mW，表明該電路較好地達(dá)到了設(shè)計(jì)要求．

［1］ Promitzer Gilbert. 12-bit low-power fully differential switched capacitor noncalibrating successive approximation ADC with 1 MHz [J]. IEEE Journal of Solid-State Circuits，2001，36(7)：1138-1143.

［2］ 彭新芒，楊銀堂，朱樟明. 一種采用0.5 μm CMOS工藝的多通道 SAR ADC[J]. 微電子學(xué)，2007，37(2)：217-220.Peng Xinmang，Yang Yintang，Zhu Zhangming. Design of a multi-channel SAR ADC based on 0.5 μm CMOS process[J]. Microelectronics，2007，37(2)：217-220(in Chinese).

［3］ Park Jaejin，Park Hojin，Kim Jaewhui，et al. A 1 mW 10-bit 500 kHz SAR A/D converter[C]// IEEE International Symposium on Circuits and Systems．Geneva，Switzerland，2000：581-584.

［4］ Kim Hoonki，Min Youngjae，Kim Yonghwan，et al. A low power consumption 10-bit rail-to-rail SAR ADC using a C-2C capacitor array[C]// IEEE International Conference on Electron Devices and Solid-State Circuits.Hong Kong，China，2008：1-4.

［5］ Craninckx Jan，Van der Plas Geert. A 65fJ/conversionstep 0-to-50 MHz 0-to-0.7 mW 9b charge-sharing SAR ADC in 90 nm digital CMOS[C]// IEEE International Solid-State Circuits Conference. San Francisco，USA，2007：246-247.

［6］ Tan Kuo Hwi Roy，Teo T H. A 0.9 V l00 nW rail-to-rail SAR ADC for biomedical applications[C]// International Symposium on Integrated Circuits．Singapore，2007：481-484.

［7］ Franco Maloberti. Data Converters[M]. Dordrecht：Springer，2007.

［8］ Ginsburg B P，Chandrakasan A P. An energy-efficient charge recycling approach for a SAR converter with capacitive DAC[C]// IEEE International Symposium on Circuits and Systems. Kobe，Japan，2005：184-187.

［9］ Chang Youkuang，Wang Chaoshiun，Wang Chorngkuang.A 8-bit 500 Hz low power SAR ADC for biomedical applications[C]// IEEE Asian Solid-State Circuits Conference. Jeju，South Korea，2007：228-231.

［10］ Ginsburg B P，Chandrakasan A P. Dual time-interleaved successive approximation register adcs for an ultrawideband receiver[J]. IEEE Journal of Solid-State Circuits，2007，42(2)：247-257.

［11］ Verma Naveen，Chandrakasan A P. An ultra low energy 12-bit rate-resolution scalable SAR ADC for wireless sensor nodes[J]. IEEE Journal of Solid-State Circuits，2007，42(6)：1196-1205.

［12］ Maxim-IC. Application note 729：Dynamic testing of high-speed ADCs，part 2[EB/OL]. http：//www.maxim-ic.com /app-notes /index. mvp/id/729，2002-07-22.

［13］ Hester R K，Tan Khensang，Wit Michiel De，et al.Fully differential ADC with rail-to-rail common-mode range and nonlinear capacitor compensation[J]. IEEE Journal of Solid-State Circuits，1990，25(1)：173-183.

［14］ Maxim-IC. Application note 2085：Histogram testing determines DNL and INL errors[EB/OL]. http：//www.maxim-ic. com/app-notes/index. mvp/id/2085，2003-06-18.