李天保,胡 亞

(中國電子科技集團(tuán)公司第五十四研究所,河北石家莊050081)

0 引言

確定目標(biāo)信號的符號速率是無線偵收解調(diào)的前提條件之一。在軟件無線電、電子對抗和無線電偵察等領(lǐng)域都是一項(xiàng)重要的技術(shù)。

在軟件無線電領(lǐng)域中,無線電臺具有多頻段、多功能、多體制特性,使得收信方在沒有事先約定的情況下無法在特定調(diào)制方式下守候接收。因此需要首先對接收信號進(jìn)行調(diào)制信號參數(shù)的估計(jì),進(jìn)而實(shí)時(shí)重構(gòu)軟件無線電接收機(jī),實(shí)現(xiàn)自動接收。而符號速率是數(shù)字調(diào)制方式的重要參數(shù),符號速率的準(zhǔn)確估計(jì)對于定時(shí)同步、解調(diào)有重要意義。

在實(shí)際應(yīng)用中發(fā)現(xiàn)對于高速跳頻、短時(shí)突發(fā)等信號,可獲得的碼元個(gè)數(shù)有限,這就給符號速率估計(jì),特別是低符號速率的實(shí)時(shí)估計(jì)增加了難度。因此需要對符號速率估計(jì)的方法作些改進(jìn)。在用FPGA硬件實(shí)現(xiàn)算法的方案中,則需要綜合考慮性能、實(shí)時(shí)性和硬件資源的限制等因素。

1 算法分析

一種傳統(tǒng)的符號速率估計(jì)方法是通過直接提取基帶信號包絡(luò)中的重復(fù)頻率來獲得調(diào)制信號的符號速率值。

BPSK調(diào)制信號可以表示為：

其中,

式中,Ts為符號周期,符號速率rs=1/Ts,fc為載波頻率,g(t)是寬度為 Ts的基帶脈沖,θc為載波初相,θk等于0或π。

BPSK調(diào)制信號經(jīng)過正交下變頻后成為基帶I/Q兩路信號。

式中,fe為剩余載波,θe為載波與本振的相差。通過計(jì)算瞬時(shí)幅度可以得到BPSK信號的包絡(luò)：

由公式(5)可以看出,BPSK調(diào)制信號的包絡(luò)是由基帶脈沖組成的以 Ts為周期的周期函數(shù)。當(dāng)采樣點(diǎn)足夠多時(shí),隨著采樣數(shù)據(jù)中包含的符號數(shù)增加,基帶信號包絡(luò)會呈現(xiàn)出周期性,而重復(fù)頻率就等于符號速率,這是由信息源中0和1的等概率出現(xiàn)所導(dǎo)致的。

基于這樣的一種特性,可以對包絡(luò)作FFT,FFT結(jié)果中最大譜線的位置就應(yīng)等于包絡(luò)的重復(fù)頻率,即BPSK調(diào)制信號的符號速率。

文獻(xiàn)[2]對這一方法進(jìn)行了理論分析。對循環(huán)平穩(wěn)信號施加非線性變換不僅可以產(chǎn)生符號速率譜線,還會轉(zhuǎn)變出不利于譜線提取的背景噪聲,且噪聲能量主要分布在低頻部分。

在對短數(shù)據(jù)條件下的BPSK信號作符號速率估計(jì)的工程實(shí)踐中也發(fā)現(xiàn)同樣的問題。由于采集到的符號數(shù)較少,基帶信號包絡(luò)的頻譜中低頻噪聲成分甚至高于符號速率譜線幅度,導(dǎo)致估計(jì)錯誤。

對出現(xiàn)導(dǎo)致符號速率估計(jì)錯誤的頻譜圖進(jìn)行分析后可以看出,幅度高于符號速率譜線的噪聲分量全部集中在低于符號速率的頻率區(qū)域。而且在鄰近符號速率的范圍內(nèi)噪聲分量明顯較低。因此僅從視覺上仍然可以辨別出符號速率譜線的位置。

文獻(xiàn)[2]利用以上的分析結(jié)果對算法進(jìn)行改進(jìn)。提供了算法改進(jìn)公式并進(jìn)行仿真,對性能改善效果作了評估。噪聲抑制算法用公式表示為：

式中,a(k)為原始幅度譜,a′(k)為經(jīng)過處理的幅度譜,w為窗口寬度,L為FFT點(diǎn)數(shù)。

在a′(k)中直接求取最大值點(diǎn)就可以得到符號速率譜線位置。

Matlab仿真結(jié)果顯示數(shù)據(jù)觀察長度越短,性能改善越明顯。當(dāng) N=1 024時(shí),性能改善約7.5 dB,而N=512時(shí),性能改善不低于11 dB。

2 設(shè)計(jì)方案

根據(jù)算法分析結(jié)果,符號速率估計(jì)首先需要對中頻采樣數(shù)據(jù)進(jìn)行正交數(shù)字下變頻,變換成為I/Q兩路基帶調(diào)制信號的數(shù)據(jù)流。再從中獲得包絡(luò)信息,符號速率譜線就存在于包絡(luò)的頻譜中。因此整個(gè)符號速率估計(jì)的設(shè)計(jì)方案框圖如圖1所示。

圖1 符號速率估計(jì)的設(shè)計(jì)方案框圖

在圖1中首先對中頻BPSK調(diào)制信號進(jìn)行采樣,將采樣結(jié)果送入FPGA進(jìn)行符號速率估計(jì)。

數(shù)字下變頻包括數(shù)字正交混頻和濾波抽取兩部分。正交混頻的目的是將實(shí)信號變換成為解析信號,可以方便地從中獲取瞬時(shí)幅度。在目標(biāo)信號符號速率種類較多的情況下,采樣信號中還包含信號帶寬以外的噪聲分量,需要進(jìn)行濾波,濾除帶外噪聲。

從數(shù)學(xué)公式來看,計(jì)算瞬時(shí)幅度的方法就是求取I/Q兩路信號的平方根。計(jì)算瞬時(shí)幅度產(chǎn)生的數(shù)據(jù)流就形成了BPSK基帶信號的包絡(luò)。從算法分析中可以得知,該包絡(luò)中就包含了符號速率的頻率分量。因此對包絡(luò)作FFT處理,獲得幅度譜,在符號數(shù)足夠多的情況下,幅度譜中最高的一根譜線所在的位置就對應(yīng)于符號速率。

對于符號數(shù)較少的情況,幅度譜中存在色噪聲,且色噪聲的幅度可能高于真實(shí)符號速率位置處的譜線高度,直接用尋找最大值的方法無法正確估計(jì)出符號速率,需要對幅度譜作噪聲抑制的處理。根據(jù)色噪聲的特點(diǎn),噪聲抑制的方法就是對幅度譜中的每個(gè)點(diǎn)除以其右側(cè)若干個(gè)點(diǎn)的平均值,形成抑制后的頻譜圖,再利用尋找最大值的方法就可以得到正確的符號速率值。

3 設(shè)計(jì)實(shí)現(xiàn)

3.1 數(shù)字正交下變頻

首先利用查表法產(chǎn)生數(shù)字本振,即事先根據(jù)各個(gè)正/余弦波的相位計(jì)算好相應(yīng)的正/余弦值,并按照角度作為地址在FPGA內(nèi)部存儲器中對其進(jìn)行尋址,構(gòu)成一個(gè)幅度/相位轉(zhuǎn)換電路,通過該轉(zhuǎn)換電路進(jìn)行查表獲得正/余弦樣本。中頻采樣實(shí)信號在FPGA內(nèi)部通過硬件乘法器同時(shí)與2個(gè)正交的數(shù)字本振相乘后就產(chǎn)生了正交混頻數(shù)據(jù)流。數(shù)字正交下變頻的原理框圖如圖2所示。

圖2 數(shù)字正交下變頻實(shí)現(xiàn)框圖

為了適應(yīng)不同符號速率,還需要對混頻后的數(shù)據(jù)進(jìn)行多級濾波抽取。根據(jù)前端估計(jì)出來的信號帶寬參數(shù),選擇最符合該信號帶寬的濾波器節(jié)點(diǎn)作為輸出。濾波器可以采用IP核來實(shí)現(xiàn),濾波器系數(shù)用MATLAB軟件中數(shù)字處理工具就可以產(chǎn)生。

在整個(gè)正交下變頻模塊中,正交本振序列的產(chǎn)生、數(shù)字混頻以及濾波抽取都是數(shù)學(xué)運(yùn)算的結(jié)果,且工作在同一時(shí)鐘域內(nèi),因此結(jié)果的正交性是完全可以得到保證的。但由于是定點(diǎn)運(yùn)算,無論是混頻還是濾波,都會使數(shù)據(jù)位寬增加。為了既確保運(yùn)算精度,又能盡量減少資源占用,需要進(jìn)行仿真以截取合適的位寬。

3.2 幅度計(jì)算

在設(shè)計(jì)方案中無論是計(jì)算正交下變頻結(jié)果的瞬時(shí)幅度,還是計(jì)算FFT結(jié)果的幅度譜,都涉及到開平方這樣的超越函數(shù)計(jì)算,直接用乘加的方法不能直接得到。在FPGA內(nèi)部通常采用坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī)算法(CORDIC)。CORDIC在FPGA內(nèi)有成熟的IP核可以利用,精度高,其缺點(diǎn)是在流水線模式下時(shí)延較大,但對于數(shù)據(jù)流處理選擇CORDIC沒有影響,因此選擇CORDIC方法更為便捷。

3.3 FFT處理

FFT處理在FPGA中有IP核可以利用,但需要對FFT的點(diǎn)數(shù)和模式進(jìn)行設(shè)置。FFT的點(diǎn)數(shù)可以根據(jù)符號速率估計(jì)的精度要求進(jìn)行選擇。而由于實(shí)時(shí)處理的需要,FFT的模式需要選擇塊浮點(diǎn)流水線(PIPELINE)模式FFT。在這種模式下,能夠以固定的時(shí)延計(jì)算出每一幀輸入數(shù)據(jù)的頻譜,可以滿足實(shí)時(shí)性的要求,缺點(diǎn)是占用資源較大。因此可以在滿足符號速率估計(jì)精度的前提下盡量減小FFT點(diǎn)數(shù),以減少FPGA資源的占用。在低符號速率下,經(jīng)濾波抽取后在一跳的時(shí)間內(nèi)積累點(diǎn)數(shù)不足設(shè)置的FFT點(diǎn)數(shù)時(shí),需要在有效數(shù)據(jù)后補(bǔ)0處理。

FFT模塊輸出結(jié)果由實(shí)部、虛部和指數(shù)項(xiàng)組成,由于后面的估計(jì)處理只需要得到幅度譜,可以利用前面的CORDIC模塊計(jì)算幅度。雖然FFT輸出結(jié)果為塊浮點(diǎn)格式,結(jié)果還包含指數(shù)項(xiàng),但對于一幀數(shù)據(jù)而言,這個(gè)指數(shù)項(xiàng)是固定的,對于后面的尋找符號速率頻率成分比較大小而言沒有影響,所以在計(jì)算幅度時(shí)不必考慮指數(shù)項(xiàng)。此外,對于后面的處理,用求平方和來代替求幅度從MATLAB仿真結(jié)果來看都是一樣的效果,但平方和后數(shù)據(jù)位寬加倍,后面的處理需要占用更多的資源,所以仍然可以采用CORDIC方法。

3.4 噪聲抑制

首先設(shè)置一個(gè)固定點(diǎn)數(shù)的窗口,對窗口內(nèi)譜線幅度值取平均,再將靠近滑動窗左側(cè)譜線除以該均值。讓該窗口在頻譜圖中從高頻向低頻逐點(diǎn)滑動,從而形成一個(gè)經(jīng)過處理后的頻譜。在具體實(shí)現(xiàn)上,以16點(diǎn)寬度的窗口為例,首先需要將FFT運(yùn)算結(jié)果存儲雙口緩存中。FFT模塊輸出數(shù)據(jù)同時(shí)也將對應(yīng)點(diǎn)序號同步輸出,將該序號值作出與求幅度模塊相同的時(shí)延后就與幅度譜數(shù)據(jù)一一對應(yīng)起來,以該序號為地址存入緩存中。由于頻譜的正負(fù)對稱性,序號大于一半點(diǎn)數(shù)的數(shù)據(jù)丟棄不用,這樣就得到了存儲著正頻率部分幅度譜數(shù)據(jù)的緩存。設(shè)置一個(gè)初始值為一半點(diǎn)數(shù)的遞減計(jì)數(shù)器,以該計(jì)數(shù)器為地址從緩存中讀出幅度譜數(shù)據(jù),同時(shí)統(tǒng)計(jì)出前16個(gè)點(diǎn)的平均值,用當(dāng)前值除以該平均值,把結(jié)果存入另一個(gè)緩存當(dāng)中。計(jì)數(shù)器歸0后就得到存有處理后的頻譜結(jié)果的緩存。

由于處理中用到除法,而直接作除法運(yùn)算在FPGA中難以實(shí)現(xiàn),在具體實(shí)現(xiàn)上有2種方法可以作近似處理。一種方法是用查表法將幅度譜取對數(shù),把除法轉(zhuǎn)換成減法;另一種方法是用右移位把被除數(shù)轉(zhuǎn)換成與之最接近的2的整數(shù)次冪,實(shí)現(xiàn)近似除法。顯然前一種方法的精確度更高,但實(shí)現(xiàn)的復(fù)雜度更大。

3.5 最大值檢測

最大值檢測在FPGA內(nèi)部實(shí)現(xiàn)相對較為簡單,與軟件方法較為類似。由于在噪聲抑制模塊中已經(jīng)將噪聲抑制處理后的數(shù)據(jù)緩存于內(nèi)部雙口RAM,依次讀出并比較即可得到最大值。

3.6 延時(shí)控制

由于整個(gè)符號速率估計(jì)需要較大的時(shí)延,為了將采樣結(jié)果與符號速率估計(jì)結(jié)果對齊,需要將采樣數(shù)據(jù)存入一個(gè)足夠大的FIFO中。當(dāng)符號速率估計(jì)完成了一幀數(shù)據(jù)的處理后,在最大值檢測模塊輸出最終結(jié)果,同時(shí)利用輸出脈沖觸發(fā)啟動FIFO的讀操作,從而實(shí)現(xiàn)了中頻原始數(shù)據(jù)與符號速率的同步輸出。

4 實(shí)際效果

圖3是噪聲抑制前后的頻譜圖,數(shù)據(jù)來自實(shí)際信號經(jīng)FPGA處理的中間結(jié)果,在FPGA內(nèi)部緩存后經(jīng)監(jiān)控讀取獲得。

圖3 噪聲抑制前后幅度譜比較

從圖3可以看出在噪聲抑制處理之前,符號速率譜線與左側(cè)色噪聲包中的譜線相比并不是最大值,用最大值檢測的方法無法獲得正確的符號速率估計(jì)結(jié)果。但經(jīng)過噪聲抑制后,符號速率所在位置的譜線成為頻譜中的最大值,用最大值檢測模塊就可以得到正確的估計(jì)結(jié)果。

5 結(jié)束語

設(shè)計(jì)中采用的器件是Xilinx公司的Virtex5系列XC5S95T-2型FPGA芯片,算法實(shí)現(xiàn)的工作頻率大于200MHz,設(shè)計(jì)充分考慮了FPGA實(shí)現(xiàn)的可行性以及對實(shí)時(shí)性、實(shí)現(xiàn)精度和資源占用的要求。經(jīng)實(shí)驗(yàn)證明,能夠成功實(shí)現(xiàn)在中等信噪比下、碼元個(gè)數(shù)為64個(gè)以上的符號速率的估計(jì),已應(yīng)用于某無線偵察系統(tǒng)中。

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