閆 君 王旭柱

(1、中國海洋大學(xué)信息科學(xué)與工程學(xué)院信號與信息處理，山東 青島 266100 2、中國海洋大學(xué)信息科學(xué)與工程學(xué)院電子系，山東 青島 266100)

1 引言

伴隨著科技的發(fā)展和數(shù)據(jù)采集系統(tǒng)的應(yīng)用，對數(shù)據(jù)采集與信號采集系統(tǒng)的各項指標(biāo)提出了越來越多的要求，它廣泛應(yīng)用于雷達(dá)、通信、遙測遙感等領(lǐng)域。傳統(tǒng)方法通常采用單片機(jī)或者DSP作為核心芯片,由于單片機(jī)的時鐘頻率相對較低，運(yùn)行軟件的時間占采用時間很大的比例，很難適應(yīng)高速采集系統(tǒng)的要求。DSP運(yùn)行速度雖然快，但是不能夠完成外圍的硬件邏輯控制。FPGA時鐘頻率相對比較高，延時小，F(xiàn)PGA采用IP內(nèi)核技術(shù)，可以集成外圍控制和接口電路。該系統(tǒng)主要應(yīng)用于基于激發(fā)熒光和激光多普勒技術(shù)的浮游植物粒徑分布現(xiàn)場在線監(jiān)測系統(tǒng)中的數(shù)據(jù)采集部分，具有較強(qiáng)信號處理能力和較大數(shù)據(jù)吞吐量 ，在信號捕獲，測量，分析系統(tǒng)中具有廣泛實用性。

2 系統(tǒng)硬件結(jié)構(gòu)

FPGA芯片采用Xilinx公司的Spartan3E系列中的XC3S1200EFG320，為實現(xiàn)高速雙通道采用采用了TI公司的具有 Ref引腳和偽雙極全差動輸入的 16位 2MSPS并行ADS8412。該系統(tǒng)大體分為數(shù)據(jù)采集單元，數(shù)據(jù)處理單元，邏輯時序控制單元，主機(jī)通信單元，以及電源模塊。系統(tǒng)總體結(jié)構(gòu)框圖如下：

該系統(tǒng)可完成兩路中頻信號的采樣處理，單路信號加入到到模數(shù)轉(zhuǎn)換器中，ADS1605將模擬信號轉(zhuǎn)換為16bit的數(shù)字信號。通過FPGA的地址譯碼分時選通AD1和AD2實現(xiàn)雙通道的由AD到FPGA內(nèi)部RAM和FIFO模塊的。相應(yīng)的信號處理算法在FPGA內(nèi)部模塊中實現(xiàn)。系統(tǒng)總體結(jié)構(gòu)框圖如下：

3 模擬ADC設(shè)計

ADS8412是德州儀器公司推出的一款2Msps采樣速率的16位逐次逼近（SAR）模數(shù)轉(zhuǎn)換器（ADC）。采用P8/P16并行輸出，帶有內(nèi)部時鐘和基準(zhǔn)電壓源，無丟失碼，2MHz采樣頻率時的功耗為 175mW，SNR為 90dB。ADS8412是單極單端輸入范圍，有16位和8位可選擇接口，零等待時間，高速并行接口，8位/16位總線傳輸，48引腳TQFP封裝，轉(zhuǎn)換時鐘由芯片內(nèi)部產(chǎn)生，360ms的轉(zhuǎn)換時間可保護(hù)2MHz的數(shù)據(jù)吞吐，模擬輸入信號由+IN和-I兩個引腳提供，本設(shè)計采用16位的總線輸出

4 FPGA以及外圍芯片電路設(shè)計

Spartan-3E型FPGA，是Xilinx在SP3基礎(chǔ)上，針對用戶針對用戶對更低成本的需要推出的低成本優(yōu)化FPGA，主要滿足要求有效邏輯和大量資源的邏輯集成、DSP協(xié)處理器和嵌入式控制等應(yīng)用。該系統(tǒng)大約需要500K空間的存儲，因此選擇XC3S1200E這一款的芯片，芯片的各個內(nèi)核時鐘信號均是利用DCM來實現(xiàn)的配置方式采用主并行配置方式，F(xiàn)PGA驅(qū)動PROM CLK，這種配置方式需要分別設(shè)置FPGA 中 M0、M1、M2 管腳為“0”、“1”、“0”，采用128Mbit的NOR型的并行Flash，配置方式通過CPLD XC2C64控制來實現(xiàn)的。

5 PCI接口電路部分

PCI接口接口電路可以采用PCI專用的接口芯片，也可利用PCI軟核，該系統(tǒng)利用Xilinx提供的PCI core來完成PCI總線控制器的設(shè)計。這樣不需要考慮PCI控制器的內(nèi)部時序，縮短設(shè)計周期。

6 數(shù)據(jù)流程

由于本系統(tǒng)應(yīng)用中要求對兩個通道中的數(shù)據(jù)采取不同處理方式。AD1采集熒光信號，AD2采集多普勒信號。當(dāng)系統(tǒng)啟動后兩個通道都開始采樣進(jìn)行2K的數(shù)據(jù)循環(huán)采樣，于此同時對一通道中的數(shù)據(jù)進(jìn)行50個數(shù)據(jù)累加檢測，當(dāng)發(fā)現(xiàn)50個數(shù)據(jù)的和大于事先計算好的觸發(fā)門限時，兩個通道都開始進(jìn)行6K的采樣，由于保存了觸發(fā)前的兩個通道的2K數(shù)據(jù)，所以最后兩個通道中的數(shù)據(jù)都為8K，最后對一通道的8K采樣信號求最大值和最小值，計算出中間值，通過對一通道中的數(shù)據(jù)進(jìn)行搜索，與中間值進(jìn)行比較得到其下標(biāo)地址，從而得出脈沖的兩個中值之間的寬度。 在第二個通道中對采集的8K數(shù)據(jù)進(jìn)行快速傅里葉變換得到第二通道的頻譜，最后將以上計算后得到的數(shù)據(jù)上傳到主機(jī)進(jìn)行顯示。

7 狀態(tài)機(jī)結(jié)構(gòu)圖

8 結(jié)束語

本文主要介紹了基于芯片F(xiàn)PGA XC3S1 200E的數(shù)據(jù)采集PCI卡，通過了以上工作開發(fā)了適用于中頻速度的具有廣泛適應(yīng)性的數(shù)據(jù)采集卡。本文的創(chuàng)新點(diǎn)在于利用FPGA內(nèi)部模塊來實現(xiàn)數(shù)據(jù)處理的設(shè)計，采用Verilog生成的狀態(tài)機(jī)分別控制各個模塊有序的連接，在實際應(yīng)用中根據(jù)執(zhí)行任務(wù)不同可以隨時更換軟核模塊，增強(qiáng)了系統(tǒng)的靈活性。

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