高 峰

(船舶重工集團公司723所,揚州225001)

0 引 言

直接數(shù)字頻率合成(DDS)技術在上世紀70年代提出后,隨著器件水平的提高發(fā)展十分迅速。與傳統(tǒng)的直接頻率合成(DS)、鎖相環(huán)間接頻率合成(PLL)相比,DDS具有頻率切換時間極短、頻率分辨率高、相位連續(xù)和相位噪聲低等優(yōu)勢。因此,基于DDS技術的頻率合成器在高速跳頻系統(tǒng)中得到廣泛的應用,在充分發(fā)揮DDS高速頻率切換的同時如何進一步提高頻率合成器輸出頻譜純度,是DDS頻率合成器需要解決的關鍵問題之一。

1 基于DDS的頻率源方案

本頻率源技術的設計要求為輸出頻率范圍5～7GHz信號,跳頻步進≤1kHz,頻率切換時間≤0.1 μ s,相位噪聲 ≤-100 dBc/Hz@1kHz,帶內(nèi)雜散≤-60 dBc。該頻率源方案原理框圖如圖1所示。

圖1 頻率源原理框圖

2 頻率源設計

2.1 技術參數(shù)分析

(1)跳頻步進

該頻率源要求跳頻步進≤1 kHz,所選用的DDS芯片BTDS856具有32位頻率控制字,頻率精度可達Fclk×2-32Hz,因此輸出信號的跳頻步進取決于DDS的時鐘頻率。由于DDS芯片最高時鐘頻率可達3.2 GHz,本方案中選用2.8 GHz的鎖相介質(zhì)振蕩器(PDRO)作為DDS的時鐘頻率,則DDS的頻率分辨率為:

而本方案中DDS輸出信號二倍頻后的頻率分辨率約為1.3 Hz,所以最后輸出信號的頻率步進可滿足≤1 kHz的要求。

(2)頻率切換時間

該頻率源的頻率切換時間主要取決于DDS及PIN開關的切換時間。由于該DDS頻率切換時間為8個時鐘周期,因此DDS的頻率切換時間為:

再加上FPGA及接口芯片等數(shù)字電路傳送頻率控制字的延時,DDS輸出信號的頻率切換時間≤10 ns。

而PIN開關的切換時間主要取決開關控制碼是否需要解碼及PIN二極管的導通關斷時間,在本頻率源設計中由于FPGA輸出端口充足,因此直接提供PIN開關控制碼,無解碼過程的延時。而選用開關采用的PIN二極管導通關斷時間≤50 ns。因此,該頻率源能夠滿足頻率切換時間≤0.1 μ s的要求。

(3)相位噪聲

該頻率源的相位噪聲要求≤-100dBc/Hz@1 kHz。相位噪聲計算公式的推導在許多頻率源的書中都有詳細的闡述和推導(參考文獻[2]有詳細介紹),本文就不進行展開敘述了。頻率源輸出信號的相位噪聲主要取決于頻率變換時產(chǎn)生的相位噪聲的惡化,其惡化規(guī)律可認為滿足公式(3),式中的θnOUT(t)為頻率變換后的信號相位噪聲,θnIN(t)為頻率變換前信號的相位噪聲:

本設計中選用了相位噪聲為-150dBc/Hz@1kHz的恒溫晶振作為頻率源的基準源,選用2.8 GHz的PDRO作為DDS的時鐘信號,該PDRO輸出信號的相位噪聲依據(jù)公式(3)計算后為-121 dBc/Hz@1 kHz,一般來說,PDRO輸出信號的相位噪聲可能會比理論計算值差3 dB左右,因此DDS時鐘信號的相位噪聲實際值大約為-118 dBc/Hz@1kHz。DDS的相位噪聲依據(jù)公式(3)計算后大約為-132 dBc/Hz@1 kHz。DDS輸出信號經(jīng)過二倍頻后的相位噪聲依據(jù)公式(3)計算后大約為-126 dBc/Hz@1kHz。而4.4～6 GHz本振信號的相位噪聲最差為6 GHz,其相位噪聲依據(jù)公式(3)計算且惡化3 dB后為-111 dBc/Hz@1kHz。DDS的二倍頻信號與4.4～6 GHz本振信號混頻后的射頻輸出信號的相位噪聲可認為滿足公式(4),式中的θnOUT(t)為混頻后的射頻信號相位噪聲,θnIF(t)為參加混頻的中頻信號(即DDS二倍頻信號)的相位噪聲,約為-118dBc/Hz@1kHz,θnLO(t)為參加混頻的本振信號(即4.4～6.0 GHz本振信號)的相位噪聲,約為 -111 dBc/Hz@1 kHz。

依據(jù)公式(4)計算可知最終輸出信號的相位噪聲大約為-110 dBc/Hz@1kHz,滿足θnOUT(t)≤-100 dBc/Hz@1 kHz的要求。

(4)雜散

該頻率源的雜散要求≤-60 dBc。輸出信號的雜散主要由以下幾個因素產(chǎn)生:

(a)DDS二倍頻信號的雜散;

(b)4.4～6 GHz的本振信號的雜散;

(c)DDS二倍頻信號與4.4～6 GHz的本振信號混頻后產(chǎn)生的交調(diào)信號。

圖2為當時鐘頻率為3GHz時,DDS輸出1 GHz信號的頻譜。

圖2 時鐘頻率=3 GHz,DDS輸出1 GHz信號的頻譜

該DDS在3 GHz的時鐘信號下輸出1 GHz信號雜散≤-70 dBc,則當時鐘信號為2.8 GHz時,輸出300～500 MHz的信號雜散亦≤-70 dBc,但DDS輸出信號中伴隨著2.8 GHz時鐘信號,采用300～500 MHz的LC濾波器可將該時鐘信號濾除,DDS信號二倍頻后,考慮到300 MHz信號的三次諧波落在6 00～10 00MHz帶內(nèi) ,采用6 00～800 MHz、800～1 000 MHz的2路開關濾波器組對二倍頻信號進行濾波,根據(jù)雜散惡化原理,二倍頻后信號雜散將惡化6dB,則DDS二倍頻信號雜散≤-64 dBc。

4.4 ～6 GHz的本振信號由100 MHz的晶振基準信號倍頻后得到,晶振輸出100 MHz信號雜散≤-80dBc,該雜散為近端雜散,采用中心頻率為100 MHz的晶體濾波器可以將近端雜散抑制至-110 dBc以下,4.4～6 GHz信號的最大倍頻比為60倍,根據(jù)雜散惡化原理,4.4～6 GHz信號的雜散最多惡化35 dB,則也能保證雜散≤-70 dBc。

DDS二倍頻信號與4.4～6 GHz的本振信號混頻后產(chǎn)生的交調(diào)信號都能通過后面的開關濾波器組濾掉,最后輸出的5～7 GHz信號雜散能夠達到小于-60 dBc的指標。

2.2 DDS電路設計

DDS原理在很多頻率源的文獻中都能找到相關內(nèi)容的闡述(參考文獻[1]有詳細介紹),本文就不作介紹了。近年來出現(xiàn)了許多高性能的DDS芯片,本設計使用的Euvis公司的DDS芯片BTDS856憑借其優(yōu)異性能在眾多場合得到了廣泛應用。該DDS芯片具有32位頻率分辨率、13位ROM 相位分辨率、11位DAC幅度分辨率,能夠產(chǎn)生高達1.6 GHz模擬信號輸出(當時鐘頻率為3.2 GHz時)。初始相位可預置為零度。DDS芯片BTDS856有32位頻率控制字,頻率精度可達Fclk×2-32Hz,設計時選用Altera公司的FPGA芯片EP2C8208I8來實現(xiàn)頻率控制。采用2.8 GHz高穩(wěn)定鎖相源作為DDS輸入時鐘頻率。為了滿足雜散指標,DDS輸出信號選用3 00～50 0 MHz,頻率精度為0.5kHz,在這一頻段里,DDS輸出信號的雜散≤-70 dBc。DDS信號輸出采用300～500 MHz的LC濾波器,既可以濾除2.8 GHz時鐘信號,又可以對300 MHz以下的低頻串擾信號進行抑制。

2.3 變頻設計

將300～50 0MHz的DDS信號變頻至5～7 GHz可采用多種變頻方案實現(xiàn)?？紤]到選用的DDS輸出信號帶寬僅200 MHz,如直接將DDS信號上變頻則混頻后的開關濾波器組通道太多,造成設備量大、成本高,因此DDS輸出信號首先必須進行帶寬拓展,帶寬拓展可采用倍頻和混頻的方式,倍頻方式成本低,體積小,但惡化了雜散、相位噪聲指標,混頻方式成本高,體積大,但不會惡化雜散、相位噪聲指標,結合本頻率源技術指標要求進行分析后,決定選用倍頻方式,雖然惡化了雜散、相位噪聲指標,但最終輸出信號能夠滿足要求。二倍頻器選用minicircuits公司的SYK-2R,該二倍頻器對基頻及三次諧波的抑制高達35 dBc,在二倍頻器后放大濾波,然后輸出600～1 000 MHz的信號。

4.4 ～6 GHz的本振信號也可采用多種方案產(chǎn)生,如五個鎖相源+單刀五擲開關(該方案成本高,體積大,故障率相對高),或用寬帶數(shù)字鎖相源(該方案頻率切換時間較長)。經(jīng)過分析最終采用諧波譜發(fā)生器+五路開關濾波器組的方案。該方案體積小,頻率切換時間短,故障率低。將100 MHz基準信號四倍頻后產(chǎn)生400 MHz信號,利用諧波譜發(fā)生器和開關濾波器組得到4.4～6 GHz(頻率步進為400 MHz)的信號;再將此信號放大后與DDS二倍頻信號混頻,然后經(jīng)過開關濾波器組和放大器,得到最終的5～7 GHz輸出信號。

2.4 測試結果

該頻率源完成后對各項技術指標進行了測試,均滿足技術設計要求。其中帶內(nèi)雜散≤-65 dBc(測試儀表HP8563E);通過示波器比較輸入頻率切換控制碼和輸出射頻信號檢波脈沖頻率切換時間≤0.1 μ s;相位噪聲 ≤-105 dBc/Hz@1kHz(測試儀表為Aeroflex-Europtest公司PN9000相位噪聲測試系統(tǒng)),如圖3所示。

在高低溫測試時,發(fā)現(xiàn)高溫下輸出信號的相位噪聲惡化,經(jīng)分析后發(fā)現(xiàn)該DDS芯片在高低溫下對時鐘信號功率電平要求有差別,環(huán)境溫度越高,DDS芯片對時鐘信號功率電平要求越高,在高溫(+60℃)和低溫(-20℃)環(huán)境溫度下,DDS芯片對時鐘信號功率電平的需求相差15 dB以上。由于該DDS芯片對時鐘信號功率電平有上限要求,過高則易燒毀DDS芯片。因此為了DDS的正常工作且不被燒毀,對DDS信號產(chǎn)生電路進行了改進,增加了溫度傳感器,并在時鐘信號輸入端增加了數(shù)控衰減器,通過溫度傳感器采集當前環(huán)境溫度信息,對照現(xiàn)場可編程門陣列(FPGA)內(nèi)的預置溫度功率校表,控制數(shù)控衰減器的衰減量,來實現(xiàn)時鐘信號功率保持在DDS芯片正常工作所需最佳電平。

圖3 相位噪聲測試結果

3 結論

該頻率源利用DDS芯片BTDS856高時鐘、寬帶寬、低雜散等特性,實現(xiàn)了寬帶、快速、低雜散、低相噪的性能。應用于某型搜索雷達后,達到設計效果。

[1]費元春,蘇廣川,米紅,楊明,程燕.寬帶雷達信號產(chǎn)生技術[M].北京:國防工業(yè)出版社,2002.

[2]趙國慶.雷達對抗原理[M].西安:西安電子科技大學出版社,1999.

[3]武國機.微波電子線路[M].西安:西北工業(yè)大學出版社,1994.