如今的電視畫面已進(jìn)入HDTV時(shí)代，依ITU(ITU-R BT.709)的定義，HDTV可分為720p、1080i和1080p三種，規(guī)格中，“i”表示交錯(cuò)掃描(interlace)，“p”表示循序掃描(Progressive)，以60Hz的視框速率來說，1080i的HDTV每秒會(huì)顯示30個(gè)完整畫面，1080p則每秒顯示60個(gè)完整畫面，所以1080p的畫面最為流暢穩(wěn)定。

在進(jìn)入Full HD的高清影像階段(影像分辨率達(dá)到1920×1080)，HDMI更是HDTV不可或缺的一項(xiàng)接口。以720p的HDTV內(nèi)容傳輸來說，需要1.485 Gb／s的傳輸率才能支持未經(jīng)壓縮的影音內(nèi)容，通過HDMI，就能以每秒165 Mpixels的速度傳輸高達(dá)24位的影音內(nèi)容，所提供的頻寬可以高達(dá)4Gb／s，不僅滿足1080pFull-HD，還能支持以192kHz取樣頻率傳輸高達(dá)8軌的24位音訊。HDMI 1.3版，其傳輸率從原先的4.96 Gb／s倍增到10.2Gb／s，將色深支持從24－bit提升到30bit、36bit以及48bit(RGB或YCbCr)，具有輸出一億色以上的能力。剛通過HDMI 1.4a標(biāo)準(zhǔn)，建筑在HDMI 1.4的基礎(chǔ)上，專門為3D立體影像傳輸進(jìn)行升級(jí)和改進(jìn)。

在HDTV及HDMI的標(biāo)準(zhǔn)浪潮不斷推波助欄下，許多過去視為單純的分割畫面技術(shù)，在Full HD的高清畫質(zhì)條件之下，便成了在硬件上開發(fā)的挑戰(zhàn)。為了讓分割后的畫質(zhì)達(dá)到Full HD的水平，視訊處理核心的設(shè)計(jì)方法便成了關(guān)注焦點(diǎn)。尤其本文介紹以DE3 FPGA平臺(tái)實(shí)現(xiàn)HDMI Full－HD 1080p分割畫面處理核心之設(shè)計(jì)方法。

圖1即為基本HDMI Full－HD 1080p分割畫面處理器之設(shè)計(jì)方塊與架構(gòu)圖。本系統(tǒng)接收一路HDMI Full-HD的影像輸入，經(jīng)過FPGA處理后，根據(jù)LCD屏幕之組合，進(jìn)行水平及垂直縮放處理，輸出至兩個(gè)(或四個(gè))1920×1080分辨率的LCD。圖2為實(shí)際以DE3 FPGA硬件平臺(tái)加上符合HDMI 1.3規(guī)范之輸出入子卡所搭建之硬件配置圖。

此系統(tǒng)由三部份組成：(1)HDMI輸出入?yún)f(xié)議設(shè)定控制核心；(2)HDMI控制信號(hào)產(chǎn)生器；(3)HDMI影像數(shù)據(jù)流處理核心。

第一部分HDMI輸出入?yún)f(xié)議設(shè)定控制核心，是圖1中SOPC Builder所建立的部份，這個(gè)部份是由NIOS處理器(NIOS Processor)和I²C控制器(I²C Controller)組成，負(fù)責(zé)正確設(shè)定和控制HDMI輸出入。

第二部分HDMI控制信號(hào)產(chǎn)生器，是由圖1中系統(tǒng)穩(wěn)定偵測(cè)器(System Stable Detector)，源分辨率計(jì)數(shù)器(SourceSizeDetector)和DDR2多端口控制器(DDR2 Multi-Port Controller)所組成。系統(tǒng)穩(wěn)定偵測(cè)器負(fù)責(zé)自動(dòng)偵測(cè)不同解晰度影像源的切換，使整個(gè)系統(tǒng)有相對(duì)應(yīng)重新設(shè)置。源分辨率計(jì)數(shù)器負(fù)責(zé)根據(jù)前端影像源和后端顯示的分辨率，設(shè)定適當(dāng)?shù)目s放參數(shù)，邊框大小和顯示位置。

DDR2多端口控制器負(fù)責(zé)垂直分割的內(nèi)存器存取控制，DDR2內(nèi)存器要規(guī)劃成Ping-Pong Buffer的結(jié)構(gòu)(圖3所示為垂直方向一分為二的例子)，利用兩個(gè)相同的幀儲(chǔ)存器，一幀用來寫，另一幀用來讀，可避免畫面閃爍(nick)和不連續(xù)(tearing)的副作用。若垂直方向是一分為二，DDR2多端口控制器，必須規(guī)劃成一寫二讀，在寫入的時(shí)候也要規(guī)劃兩個(gè)起始位置，一個(gè)寫入上半影像，另一個(gè)寫入下半影像，簡(jiǎn)化讀取端DDR2控制電路的架構(gòu)。在此設(shè)計(jì)上各讀取的時(shí)間點(diǎn)若有均勻的分配，以圖3為例，分配一行只有一個(gè)讀取，即當(dāng)寫入第一行時(shí)，在讀取端只有上面影像第一行的信息會(huì)被讀出，而當(dāng)寫入第二行時(shí)，在讀取端也只有下面影像第一行的信息會(huì)被讀出。

依此類推，讓DDR2的頻寬得到最佳的分配，即使是148.5 MHz的Full-HD輸入影像源，DDR2的操作頻率也可以在200 MHz以下輕易達(dá)成，這樣使得在垂直方向并沒有分割數(shù)目的限制。

第三部分HDMI影像數(shù)據(jù)流處理核心是由縮放器(Scaler)和二維峰化器(2D－Peaking)所組成。縮放器負(fù)責(zé)將輸影源依照預(yù)定輸出分割畫面的大小，做線性或非線性的放大。做插點(diǎn)動(dòng)作時(shí)，參考點(diǎn)數(shù)越多，所得到的畫質(zhì)越佳，建議至少需使用Bi-Cubic的插點(diǎn)技術(shù)。這邊若能再考慮Edge-Adaptive，在高頻部份的畫面越能清晰呈現(xiàn)。二維峰化器負(fù)責(zé)增強(qiáng)影像的銳利度，改善經(jīng)過縮放后，變模糊的邊界。在此須注意的是若前端縮放器沒有處理好，經(jīng)過二維峰化器之后，會(huì)放大縮放器所產(chǎn)生的副作用如光環(huán)(Halos)和鋸齒狀(Jaggies)的現(xiàn)象。

實(shí)驗(yàn)平臺(tái)的搭建如圖2所示，DE3 FPGA為主平臺(tái)，負(fù)責(zé)實(shí)現(xiàn)除HDMI收發(fā)器外的所有功能，實(shí)際輸入源由Sony PS3具HDMI輸出的游戲機(jī)擔(dān)任，產(chǎn)生1920×1080 Full HD1080p之影像訊號(hào)，經(jīng)FPGA將原始之影像訊號(hào)分割，分別輸出至兩部HDMI屏幕，DE3平臺(tái)上使用之FPGA為AlteraStratix Ⅲ 340器件，具34萬(wàn)邏輯單元(Logic Element)，實(shí)驗(yàn)結(jié)果顯示本系統(tǒng)可在主頻148.5MHz，內(nèi)存DDR Ⅱ以200MHz執(zhí)行速度下完成所有任務(wù)。

以上述設(shè)計(jì)方法，可輕易由復(fù)制而設(shè)計(jì)出任意規(guī)格(如2×2、2×3、3×3、3×4)等Full－HD之分割畫面處理芯片。藉由DE3平臺(tái)的重組及堆棧特性，可任意搭建出所需之硬件開發(fā)平臺(tái)。圖4描述我們?cè)趯?shí)驗(yàn)室中以多片DE3及HDMI子卡搭建平臺(tái)開發(fā)出之3×3 Full-HD HDMI分割畫面處理器?？捎糜诟黝愲娨晧χ畱?yīng)用。

本文詳細(xì)介紹了如何設(shè)計(jì)HDMI Full－HD 1080p分割畫面處理核心的技巧，并了解如何使用DE3 FPGA開發(fā)平臺(tái)搭配友晶科技THDB-HDMI子卡，完整實(shí)現(xiàn)HDMI分割畫面處理器的系統(tǒng)方塊。對(duì)此實(shí)驗(yàn)細(xì)節(jié)有興趣的讀者，請(qǐng)參考www.terasic.com.cn／hdmi