摘 要:基于高階累積量的數(shù)字調(diào)制信號識別算法在低信噪比環(huán)境下識別率較低。針對這一問題，提出了高階累積量的改進(jìn)算法，通過調(diào)整特征參數(shù)的判別順序先識別出MASK信號的方式，取得了較好的效果。討論了該算法的FPGA設(shè)計，并利用Virtex-4開發(fā)板對該設(shè)計進(jìn)行硬件協(xié)同仿真測試。測試結(jié)果表明，該算法在低信噪比環(huán)境下對2ASK，4ASK，4PSK，16QAM信號的識別率有顯著提高。在信噪比為4 dB時，對2ASK，4ASK信號的識別率分別為93.4%，100%。在信噪比為2 dB時，對4PSK，16QAM信號的識別率最高，達(dá)到了99.7%。

關(guān)鍵詞:System Generator; FPGA; 調(diào)制識別; 高階累積量

中圖分類號:TN919.7-34文獻(xiàn)標(biāo)識碼:A

文章編號:1004-373X(2010)21-0001-04

An Improved High-order Cumulant Algorithm for Modulation

Recognition and Its FPGA Implementation

LI Yue-zhen， GUO Min

(South-central University for Nationalities， Wuhan 430073， China)

Abstract: The digital modulation recognition algorithm based on higher-order cumulant has a low recognition rate in low SNR environment. An improved higher-order cumulant algorithm is introduced to solve the problem. It achieved better effect by adjusting the decision order of characteristic parameters， and identifying MASK signal firstly. It implemented the FPGA design of the algorithm， and the hardware co-simulation test with the help of Virtex-4 development board. The test results show that the algorithm has significantly improved the recognition rate of 2ASK， 4ASK， 4PSK and 16QAM signal in low SNR environment. The recognition rates of 2ASK， 4ASK signal are 93.4%and 100% when SNR is 4dB. When SNR is 2dB， the recognition rates of 4PSK and 16QAM signal are the highest， reaching 99.7%.

Keywords: System Generator; FPGA; modulation recognition; higher-order cumulant

0 引 言

由于數(shù)字調(diào)制信號越來越多地應(yīng)用于通信信號處理領(lǐng)域，因此對數(shù)字信號調(diào)制識別的研究也越來越多。傳統(tǒng)的調(diào)制識別的判決方法有:決策判決法、高階累積量算法和人工神經(jīng)網(wǎng)絡(luò)算法等。但是決策判決法在低信噪比環(huán)境中識別率不高，而基于人工神經(jīng)網(wǎng)絡(luò)的識別方法計算復(fù)雜度較高。信號的高階累積量算法具有很好的抗噪性能，故對基于高階累積量的通信信號調(diào)制識別算法的研究受到了廣泛重視[1]。文獻(xiàn)[2]利用高階累積量實現(xiàn)了對2ASK/BPSK，4ASK，4PSK，2FSK，4FSK信號的分類。文獻(xiàn)[3]利用四階和六階累積量實現(xiàn)了對2ASK，4ASK，8ASK，QPSK，8PSK，16QAM信號的分類。文獻(xiàn)[4]利用二、四、六階累積量實現(xiàn)了對2ASK/BPSK，4ASK，QPSK，2FSK，4FSK，8FSK，16QAM信號的分類。文獻(xiàn)[5]對高階累積量的四階、五階累積量進(jìn)行了優(yōu)化和仿真，但是在低信噪比的環(huán)境下，對信號的識別率都不高。

在尋找更優(yōu)識別算法的過程中，以往的研究更多的把注意力放在了識別算法上，而沒注重算法的硬件設(shè)計與實現(xiàn)。System Generator for DSP是Xilinx公司開發(fā)的一款理想的DSP開發(fā)軟件，它對數(shù)字信號處理單元進(jìn)行系統(tǒng)建模，并將模型轉(zhuǎn)換成可靠的硬件實現(xiàn)，是連接數(shù)字信號處理高層系統(tǒng)設(shè)計與Xilinx FPGA實現(xiàn)的橋梁。針對上述問題，本文提出了高階累積量的改進(jìn)算法，并在System Generator中實現(xiàn)了算法的FPGA設(shè)計。

1 高階累積量的改進(jìn)算法

數(shù)字信號的調(diào)制識別通常經(jīng)過三個步驟:接收信號預(yù)處理、特征參數(shù)提取和調(diào)制方式識別。然而實現(xiàn)信號調(diào)制識別的關(guān)鍵環(huán)節(jié)是從接收信號中提取出用于識別的特征參數(shù)。下面首先介紹高階累積量算法是如何提取用于調(diào)制識別的特征參數(shù)的。

1.1 特征參數(shù)的提取

首先給出高階矩的定義，對于一個具有零均值的復(fù)隨機過程X(t)，其p階混合矩可表示為[2]:Mpq=E[X(t)p-qX*(t)q]。其中，*表示函數(shù)的共軛。然后定義高階累積量如下:

C20=Cum(X，X)=M20

(1)

C21=Cum(X，X*)=M21

(2)

C40=Cum(X，X，X，X)=M40-3(M20)2

(3)

C41=Cum(X，X，X，X*)=M41-3M20M21

(4)

C42=Cum(X，X，X*，X*)

=M42-|M20|2-2(M21)2

(5)

C63=Cum(X，X，X，X*，X*，X*)

=M63-9C42C21-6C321

(6)

設(shè)信號的能量為E，利用文獻(xiàn)[6]中提出的算術(shù)平均來代替統(tǒng)計平均的方法，計算各種數(shù)字調(diào)制信號的高階累積量，得到高階累積量的理論值，如表1所示。

表1 數(shù)字調(diào)制信號高階累積量的理論值

信號類型C20C21C40C41C42C63

2ASKEE-2E2-2E2-2E216E3

4ASKEE-1.36E2-1.36E2-1.36E28.32E3

4FSK0E00-E24E3

8FSK0E00-E24E3

BPSKEE-2E2-2E2-2E216E3

4PSK0EE20-E24E3

16QAM0E-0.68E20-0.68E22.08E3

從表1中可以看出，從信號的高階累積量中提取特征參數(shù)，可以實現(xiàn)大部分信號的分類，而由于2ASK和BPSK信號的各累積量值相同，故利用高階累積量無法實現(xiàn)其分類。MFSK的高階累積量也相同，直接利用累積量無法實現(xiàn)其類內(nèi)識別。

由文獻(xiàn)[2]知，對MFSK信號求導(dǎo)，再經(jīng)中值濾波，在濾除含有沖激函數(shù)的項后，再計算所得信號的高階累積量值，如表2所示。

表2 MFSK信號微分后的累積量值

信號類型C20C21C40C41C42

4FSK05EΔω200-9E2Δω4

8FSK021EΔω200-105E2Δω4

由以上分析可知，為了實現(xiàn)數(shù)字調(diào)制信號的調(diào)制識別，利用不同的累積量組合，從中提取了以下4個特征參數(shù)，定義如下:

Fe1=C40/C42

(7)

Fe2=C632/C423

(8)

Fe3=C42/C212

(9)

T4=C41/C42

(10)

1.2 信號的調(diào)制識別流程

在低信噪比環(huán)境中，基于高階累積量的數(shù)字調(diào)制信號識別算法對2ASK和4ASK信號的識別率普遍較低。針對此問題，本文提出了高階累積量的改進(jìn)算法。文中在高階累積量算法的基礎(chǔ)上，對四個特征參數(shù)的判決順序稍作調(diào)整，將MASK信號與其他信號分離，取得了較好的效果。具體識別過程如下:

(1) 用編程工具編程產(chǎn)生各種數(shù)字調(diào)制信號，并加入信噪比已知的噪聲，作為待識別的信號。

(2) 將接收到的待識別信號通過下變頻直接變換到零頻，然后利用正交下變頻技術(shù)得到復(fù)基帶調(diào)制信號。

(3) 計算各種待識別信號的二、四、六階累積量，并計算其特征參數(shù)Fe1，F(xiàn)e2，T4。

(4) 利用特征參數(shù)T4的識別，可以將信號分為兩組:第一組為MASK信號，第二組為MPSK，16QAM，MFSK信號。利用Fe2的閾值(t1)實現(xiàn)第一組組內(nèi)識別;再利用Fe2的另一個閾值(t2)和Fe1從第二組中識別出16QAM，MPSK信號。

(5)將待識別信號進(jìn)行微分后再經(jīng)中值濾波器，計算變換信號的高階累積量，并計算特征參數(shù)Fe3，利用Fe3實現(xiàn)MFSK類內(nèi)識別。

在信號的調(diào)制識別過程中，主要是根據(jù)決策樹方法進(jìn)行分類和識別。本文在提取上述四個特征參數(shù)的基礎(chǔ)上，根據(jù)不同的決策規(guī)則建立決策樹。經(jīng)過多次性能的仿真和比較，最終得到一種比較好的識別算法，如圖1所示。其中t0，t1，t2，t3，t4都是閾值。

圖1 調(diào)制信號的自動識別算法

1.3 仿真結(jié)果

文中采用高階累積量的改進(jìn)方法，對算法識別性能做蒙特卡洛仿真。給閾值t0，t1，t2，t3，t4設(shè)置合適的值后，再將1 000次獨立實驗得到的仿真結(jié)果取平均。在每次試驗中，設(shè)置信號的載波頻率為12 kHz，碼元速率為1 200 b/s，其中4FSK，8FSK的頻偏分別為 15 kHz，35 kHz，碼元個數(shù)為200。圖2為原算法仿真結(jié)果，圖3為本文算法的仿真結(jié)果。

對圖2和圖3進(jìn)行比較，可以看出本文算法的識別效果有了顯著提高。在信噪比為2 dB時，本文算法對16QAM信號和4PSK信號識別率達(dá)到100%，而原算法幾乎不能識別16QAM信號;在信噪比為4 dB時，對2ASK，4ASK信號的識別率分別為93%，100%。在信噪比為8 dB時，所有信號的識別率都可以達(dá)到90%以上，原算法有的信號識別率低于90%。比較后可知，在低信噪比環(huán)境下本文的算法對2ASK，4ASK，4PSK，16QAM信號的識別率有了顯著提高。

圖2 原算法的調(diào)制識別率

圖3 改進(jìn)算法的調(diào)制識別率

2 算法的System Generator設(shè)計

目前，F(xiàn)PGA 芯片已成為數(shù)字信號處理系統(tǒng)的核心器件。由于DSP設(shè)計者通常對C語言或Matlab工具很熟悉，卻不了解硬件描述語言VHDL，使得FPGA 并未在數(shù)字信號處理領(lǐng)域獲得廣泛應(yīng)用。System Generator在很多方面擴展了MathWorks公司的Simulink平臺，提供了適合硬件設(shè)計的數(shù)字信號處理建模環(huán)境，加速、簡化了FPGA的DSP系統(tǒng)級硬件設(shè)計[7]。通過Simulink的設(shè)計，System Generator即可自動完成硬件比特流的產(chǎn)生，從而高效的實現(xiàn)FPGA設(shè)計。

在FPGA調(diào)試和開發(fā)過程中，采用Xilinx公司的系統(tǒng)級建模工具System Generator構(gòu)建信號調(diào)制識別的算法模塊，開發(fā)板選用Virtex-4。算法模塊主要由信號產(chǎn)生模塊，信號參數(shù)提取模塊和信號判決模塊構(gòu)成。

2.1 調(diào)制信號的產(chǎn)生

在System Generator設(shè)計過程中，各種調(diào)制信號是利用Matlab語言編程提供的，并疊加上已知信噪比的高斯白噪聲。文中測試了2ASK，4ASK，4PSK，16QAM，4FSK和8FSK信號的識別率。

2.2 微分前參數(shù)提取模塊

提取特征參數(shù)Fe1，F(xiàn)e2，T4的模塊，如圖4所示。其中，signal是信號源，DDS，F(xiàn)IR，DowSamp共同實現(xiàn)復(fù)基帶信號的同向分量和正交分量的提取，calculat module是計算Fe1，F(xiàn)e2，T4三個特征參數(shù)的模塊，且這三個特征參數(shù)的結(jié)果分別由三個示波器輸出。

圖4 Fe1，F(xiàn)e2，T4參數(shù)提取模塊

2.3 微分后參數(shù)提取模塊

提取特征參數(shù)Fe3的模塊，如圖5所示。其中，dmfilt是微分中值濾波模塊，兩個Black Box是計算特征參數(shù)Fe3的模塊。待識別調(diào)制信號經(jīng)過dmfilt模塊后，然后由DDS，F(xiàn)IR，DowSamp等提取同向分量和正交分量，再通過計算Fe3 的模塊計算參數(shù)，最后結(jié)果由Scope輸出。

圖5 Fe3參數(shù)提取模塊

圖6是當(dāng)信號為4FSK時，計算得到的Fe3值。其中，0.03~0.1 s是模塊計算參數(shù)的過程，0.1 s時對應(yīng)的數(shù)據(jù)是計算的最終結(jié)果。將結(jié)果輸出到Matlab變量空間workspace中，可以得到在0.1 s時計算的Fe3值為12.4。

3 實驗結(jié)果

為了驗證調(diào)制識別系統(tǒng)的可行性，分別在Simulink和目標(biāo)開發(fā)板上運行該設(shè)計。在產(chǎn)生硬件協(xié)同仿真模塊之前，先調(diào)用Resource Estimator模塊對本系統(tǒng)所需資源進(jìn)行估測。估測結(jié)果見表3。

圖6 4FSK信號的Fe3值

表3 調(diào)制識別系統(tǒng)所需資源

資源名稱SlicesFFsBRAMsLUTsIOBsEmb.MultsTBUFs

已用資源1 4632 34402 283276380

由于所需芯片內(nèi)部資源較多，所以選用Virtex4-xc4vlx200芯片。然后在System Generator模塊中點擊Generate產(chǎn)生硬件協(xié)仿真模塊，并將它拖入到設(shè)計文件當(dāng)中。給Virtex-4目標(biāo)板上電，連接好JTAG口，啟動硬件協(xié)同仿真。當(dāng)信號分別為2ASK，4ASK，4PSK等調(diào)制信號時，測試整個設(shè)計系統(tǒng)判決的結(jié)果，并將1 000次獨立試驗得到的仿真結(jié)果取平均，得到各種調(diào)制信號的識別率，如表4所示。從試驗結(jié)果來看，調(diào)制識別系統(tǒng)設(shè)計的FPGA硬件協(xié)同實現(xiàn)與Simulink仿真的結(jié)果基本一致，達(dá)到了設(shè)計的要求，從而也說明了System Generator有很高的精度。

表4 各調(diào)制信號識別率%

調(diào)制信號2 dB4 dB6 dB8 dB10 dB

2ASK71.093.498.699.499.7

4ASK100.0100.099.799.898.9

4PSK99.7100.0100.0100.0100.0

16QAM99.7100.0100.0100.0100.0

4FSK50.776.888.995.6100.0

8FSK51.376.779.793.493.9

4 結(jié) 語

本文采用高階累積量改進(jìn)算法對各種數(shù)字信號進(jìn)行調(diào)制識別，大大提高了低信噪比環(huán)境下2ASK，4ASK，4PSK和16QAM信號的識別率，并在System Generator中實現(xiàn)了高階累積量改進(jìn)算法的FPGA設(shè)計，從模型的建立到FPGA的實現(xiàn)都是在圖形化設(shè)計環(huán)境下完成的，避開了編寫復(fù)雜VHDL語言的環(huán)節(jié)，且轉(zhuǎn)化到FPGA上實現(xiàn)的性能好，設(shè)計過程簡便靈活，從而為調(diào)制方式識別算法的設(shè)計提供了一種新的方案。利用System Generator提供的圖形化建模環(huán)境和自動轉(zhuǎn)換成VHDL代碼的能力，設(shè)計者可以將更多的時間和精力放在算法的優(yōu)化上，同時又能顯著縮短設(shè)計開發(fā)周期。

參考文獻(xiàn)

[1]黃琳.基于高階累積量的改進(jìn)的FSK數(shù)字調(diào)制識別方式識別算法[J].中國新通信，2008(15):27-29.

[2]呂新正，魏平，肖先賜.利用高階累積量實現(xiàn)數(shù)字調(diào)制信號的自動識別[J].電子對抗技術(shù)，2004，19(6):3-6.

[3]高永強，陳建安.基于高階累積量的數(shù)字調(diào)制方式識別[J].無線通信技術(shù)，2006(1):26-29.

[4]包錫銳，吳瑛，周欣.基于高階累積量的數(shù)字調(diào)制信號識別算法[J].信息工程大學(xué)學(xué)報，2007，8(4):464-467.

[5]成靜，李鋼虎，周關(guān)林.高階累積量計算優(yōu)化的仿真研究[J].計算機仿真，2009，26(8):80-83.

[6]ANANTHRAN Swami， SADLER Brian M. Hierarchical digital modulation classification using cumulates [J]. IEEE Communications，2000，48(3): 416-429.

[7]田耘，胡彬，徐文波，等.Xilinx ISE Design Suite 10.x FPGA開發(fā)指南[M].北京:人民郵電出版社，2008.

[8]王曉明，劉洋.Verilog HDL程序設(shè)計與實踐[M].北京:人民郵電出版社，2009.

[9]樊昌信，曹麗娜.通信原理[M].北京:國防工業(yè)出版社，2006.

[10]紀(jì)志成，高春能，吳定會.FPGA數(shù)字信號處理設(shè)計教程[M].西安:西安電子科技大學(xué)出版社，2008.