摘 要:為了促進LDO在低電源電壓環(huán)境中的應(yīng)用，提高其穩(wěn)定性，在此采用SMIC 0.35 μm，N阱CMOS工藝，設(shè)計并實現(xiàn)了適用于LDO內(nèi)部誤差放大器的一種單密勒電容頻率補償?shù)娜塁MOS運算放大器。仿真結(jié)果表明該運算放大器的工作電壓范圍寬(2.5～6.5 V)，靜態(tài)電流小，開環(huán)電壓增益為112.16 dB，相位裕度為89.03°，增益帶寬積為6.04 MHz，共模抑制比為89.3 dB，電源抑制比為104.8 dB。

關(guān)鍵詞:LDO;低壓三級運放;單密勒電容;共模抑制比;電源抑制比

中圖分類號:TN432文獻標識碼:B

文章編號:1004-373X(2010)02-015-04

Design of Three_stage Error Amplifier for LDO

LI Shenglin，LIU Qiao，WU Zonggui

(College of Science，Guizhou University，Guiyang，550025，China)

Abstract:In order to promote LDO in the low power supply voltage environment application，its stability is enhanced，using SMIC 0.35 μm N trap process，a three stage error amplifier with single Miller capacitor frequency compensation，which is suitable for internal error amplifier in LDO is designed and realized.simulation results indicate that this error amplifier can operate under a wide range of power supply (2.5～6.5 V)，quiescence current is small，open_loop voltage gain is about 112.16 dB，phase margin is about 89.03°，Gain_Bandwidth Product is about 6.04 MHz，common mode rejection ration is about89.3 dB，power supply rejection ration is about 104.8 dB.

Keywords:LDO;three_stage amplifier with low voltage;single Miller capacitor;common mode rejection ration;power supply rejection ration

0 引 言

隨著手機、PDA、數(shù)碼相機和筆記本電腦等以電池供電的便攜式電子設(shè)備的功能日益多樣化，并且要求其工作的電源電壓不斷降低，電源管理技術(shù)已經(jīng)成為越來越重要的挑戰(zhàn)。低壓差線性穩(wěn)壓器LDO(Low Dropout)是電源管理中最重要的芯片之一，誤差運算放大器是LDO穩(wěn)壓器的重要組成部分，它的增益及帶寬直接影響到LDO的穩(wěn)定性、精度等性能指標。傳統(tǒng)的誤差運放一般采用Cascode的二級運放結(jié)構(gòu)實現(xiàn)高增益，但隨著電源電壓不斷的降低，該結(jié)構(gòu)已經(jīng)不再適合高增益運放(大于100 dB)的設(shè)計。因此，低壓、低功耗LDO的發(fā)展趨勢表明:必須用低壓三級運放代替?zhèn)鹘y(tǒng)的Cascode二級運放去滿足系統(tǒng)對運放增益的要求。

由于低壓三級運放的每級給系統(tǒng)貢獻一個低頻極點，系統(tǒng)的輸入/輸出傳輸函數(shù)存在三個位置相近的極點，其頻率補償方法一般采用Nested Miller Compensation(NMC)\\。該方法最大的缺點是運放帶寬不夠大，并且密勒補償電容的大小與負載電容的大小成正比，導(dǎo)致密勒電容的版圖尺寸非常大。因此有必要研究新的補償技術(shù)來設(shè)計低壓三級運放。人們在NMC補償技術(shù)的基礎(chǔ)上提出了許多頻率補償技術(shù)，如嵌套Nested Miller Compensation(NMC)、多通路Nested_Miller補償技術(shù)和Damping factor control補償方法\\等，但這些頻率補償技術(shù)都至少需要二個密勒電容補償運放。無密勒補償電容(no Miller Compensation Capacitor)\\補償技術(shù)雖然能克服以上缺陷，但要求獲得較大的增益時，功耗較大。近幾年來，國際上提出了一種應(yīng)用于低壓三級運放的單密勒電容補償技術(shù)\\，通過省去跨接在第三級運放的補償電容，從而減小了版圖的面積。本文設(shè)計了一種適用于LDO的三級運放電路，采用單密勒電容實現(xiàn)零、極點相抵消的頻率補償技術(shù)。它具有高增益低噪聲、高共模抑制比(CMRR)、高電源紋波抑制比(PSRR)、快速響應(yīng)的特性。

1 三級運放結(jié)構(gòu)及小信號分析

設(shè)計單密勒電容頻率補償?shù)蛪喝夁\放的結(jié)構(gòu)如圖1所示。

圖1 三級運放的結(jié)構(gòu)示意圖

由電路結(jié)構(gòu)圖可知，該運算放大器由三級構(gòu)成，具有三個位置較近的極點。為了提高電路的穩(wěn)定性，通過密勒補償電容Cm與反饋放大級gMf1，gMf2，gMf3共同作用，分離電路的極點，同時產(chǎn)生兩個左半平面的零點，抵消電路的兩個非主極點和主極點，提高電路的穩(wěn)定性。而零點的位置是由gMf2調(diào)整的。如果用gMi代表運放的第i級放大級的跨導(dǎo)，Ri代表運放的第i放大級輸出對地的電阻，Rfi為第i反饋級的輸出對地的電阻，CPi為第i放大級的輸出對地的電容，并且假設(shè)每級運算放大器的增益都遠大于1，密勒補償電容Cm和負載電容CL遠大于每級放大電路的輸出節(jié)點對地的電容，每極放大電路之間不存在耦合電容。通過分析等效小信號模型，可推導(dǎo)出開環(huán)傳輸函數(shù)為:

Av(s)ADC1+sgMf1gMf3Rf1Cm-gMf1gM3gMf2Rf1R2CmgM1gM2gM3R2+s2(gMf1gMf3Rf1-gM1)CmCP2gM1gM2gM3〗1+sP-3 dB1+sCLgM2gM3R2+s2CP2CLgM2gM3(1)

式中，直流增益:

Adc=gM1gM2gM3R1R2R3(2)

從傳輸函數(shù)式(1)的分母可推導(dǎo)出主極點:P-3 dB=(CmgM2gM3R1R2R3)-1，非主極點P1，P2=-12CP2R2±12CP2R2#8226;1-4CP2gM3gM2R22CL，如果:

4CP2gM3gM2R22CL≥1(3)

則P1，P2=-12CP2R2±jgM3gM2CLCP2，同樣通過(1)的分子可得它的零點:



Z1，Z2=-gMf1Rf1gMf32CP2R2(gMf1Rf1gf3-gM1)±(gMf1Rf1gMf3Cm-4R22CmCP2gM3gM2gM1(gMf1Rf1gMf3-gM1)2CP2R2(gMf1Rf1gMf3-gM1)Cm

如果滿足:

gMf1Rf1gMf3≥gM1=gMf2gM3gMf1Rf1R2(4)

則:Z1，Z2-12CP2R2±jgM3gM2CLCP2如果式(3)，式(4)同時滿足，兩個非主極點和兩個零點基本相等，那么它們就可以抵消，傳輸函數(shù)就只剩下一個左半平面的極點，該電路是穩(wěn)定的。在實際設(shè)計時，可以通過設(shè)計合適的gMf1，gMf2，gMf3，移動電路的零點所在的位置，當極點和零點位置重合時，它們相互抵消，提高電路的相位裕度，使其達到預(yù)期值。

當然也可以由式(1)推出，當電路的參數(shù)滿足下式:

1+sgMf1gMf3Rf1Cm-gMf1gM3gMf2Rf1R2CmgM1gM2gM3R2+s2(gMf1gMf3Rf1-gM1)CmCP2gM1gM2gM31+sCLgM2gM3R2+s2CP2CLgM2gM3=1(5)

則得到它的傳輸函數(shù):Av(s)=gM1gM2gM3R1R2R31+sgM2gM3R1R2R3Cm。該系統(tǒng)只有一個左半平面的極點，因此具有很好的頻率特性，提高了系統(tǒng)的相位裕度。并且由式(5)還可推出密勒電容:Cm=gM1CLgMf1Rf1gmf3。通過調(diào)整gM1，gMf1，gMf3，Rf1的值能夠得到理想的Cm值，從而能夠減小芯片的面積。 并且其增益帶寬積:GWB=AdcP-3 dB=(gM1/Cm)，由于gM1較大，而Cm小，所以增益帶寬積較大，該結(jié)構(gòu)的誤差放大器能提高LDO的電源抑制比。

2 電路實現(xiàn)及仿真

適用于LDO線性穩(wěn)壓器中的誤差放大器的設(shè)計和實現(xiàn)中，應(yīng)考慮到電路功耗小、大增益的要求和寬工作電壓、低電源應(yīng)用環(huán)境。該設(shè)計采用單電源三級電壓放大器的拓撲結(jié)構(gòu)，整體電路如圖2所示，可把電路可分為兩大部分:放大電路和偏置電路。放大電路是虛線框中Ⅱ的部分電路，它是由第一級放大電路GM1，第二級放大電路GM2，第三級放大電路GM3及頻率補償電路構(gòu)成。

圖2 整體電路

第一級放大電路GM1是由M1～M5構(gòu)成的帶有源電流鏡和實際電流源的差動對，為降低閃爍噪聲，以PMOS管M1和M2作為差分輸入對管，M5是有源電流源，M3和M4構(gòu)成電流鏡負載電路。通過這級放大電路這電路將差動輸入轉(zhuǎn)換成了單端輸出，增大了電路的電壓放大倍數(shù)，其差分小信號開路電壓增益Avd1=gM1，2(ro2∥ro4)，比電阻負載的雙端輸入單端輸出的差分放大器增加了1倍。這電路的共模增益Avc=vo/vic=-gM1/gM31+2gM1ro5-12gM3ro5，共模抑制比CMRR=Avd/Avc。

第二級放大電路GM2是由M9～M12構(gòu)成電流鏡負載放大電路，M9是放大輸入管，M10，M11和M12構(gòu)成電流鏡作為M9的負載，該鏡像電流源能夠提供一定的同相增益Av=gM9(r11∥r12)，并且具有較高的帶寬。

第三級放大電路GM3的設(shè)計是為了提高誤差放大器的開環(huán)增益，減小誤差放大器的輸出阻抗，增大帶寬。該級放大電路是由M14，M15組成的反向放大器，M14是輸入管，M15是有M14的有源負載。M14與M15的寬長比很大，其值由誤差放大器的開環(huán)低頻增益決定，其增益:Av=-gM14(ro14∥ro15)，而且M14，M15可實現(xiàn)Rail to Rail輸出來控制調(diào)整管的柵級。

本文設(shè)計的誤差運算放大器頻率補償電路采用單密勒電容補償技術(shù)，通過C1，gMf1，gMf2，gMf3產(chǎn)生左半平面的零點和移動極點的位置，實現(xiàn)零點和兩個非主極點相抵消抵消，提高器穩(wěn)定性。M1，M2，M7，M8、構(gòu)成反饋放大級gMf1，M10，M11，M13構(gòu)成反饋放大級gMf2，M14，M15構(gòu)成反饋放大級gMf3。電容C1并聯(lián)在第一級放大電路的輸出級和運放的輸出級之間，是密勒補償電容。

考慮到LDO是工作在寬的工作范圍，所以其偏置電路設(shè)計為寬幅恒定跨導(dǎo)放大電路\\，是由圖2虛線框 Ⅰ 內(nèi)的電路M18～M39及R0構(gòu)成，M28，M25連接成二極管形式，并且使M35工作在線性區(qū)，通過M28，M25，M35給M18～M20，M22～M24提供偏置電流。為了提高工作電壓范圍，與傳統(tǒng)做法不同的是，將M18的柵級和M22的漏級連接在一起。M36～M39，構(gòu)成啟動電路。為了減小電路的靜態(tài)電流從而減小電路的靜態(tài)功耗，突破了傳統(tǒng)電路中，M38的柵級接地的做法，將M38接成二極管形式，通過調(diào)整電路的參數(shù)，使M35，M21工作在線性區(qū)，從而提高電路工作的電壓范圍。

該電路采用SMIC 0.35 μm，N阱CMOS工藝設(shè)計，在電源電壓為3.7 V，負載電容CL=60 pF的環(huán)境下，通過Spectre對電路進行了仿真，其仿真結(jié)果如圖3~圖7所示。

圖3 PSRR的仿真結(jié)果

圖4 增益和相位仿真結(jié)果

圖5 CMRR仿真結(jié)果

圖6 共模輸入范圍

圖7 輸出擺幅

3 結(jié) 語

采用SMIC 0.35 μm，N阱CMOS工藝，設(shè)計并實現(xiàn)了可適用于LDO線性穩(wěn)壓器芯片內(nèi)部的一種寬工作電壓范圍、單電源供電的三級誤差放大器。該設(shè)計的創(chuàng)新地采用了單密勒電容和三個前饋級來實現(xiàn)零、極點相抵消的頻率補償方法，提高電路的穩(wěn)定性。仿真結(jié)果表明，該誤差放大器在2.5～6.5 V工作電壓的范圍內(nèi)，開環(huán)電壓增益Gain=112.16 dB，相位裕度PM=89.93°，增益帶寬積GBW=6.04 MHz，電源抑制比PSRR=104.8 dB，共模抑制比CMRR=89.3 dB，靜態(tài)電流IQ=174.9 μA。該誤差放大器有利于減小LDO的尺寸和提高LDO的穩(wěn)定性等各項性能指標。

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作者簡介

李盛林 男，碩士研究生。主要研究方向為電子系統(tǒng)設(shè)計自動化。

劉 橋 男，博士研究生導(dǎo)師。主要研究方向為電路與系統(tǒng)、IC設(shè)計與應(yīng)用。

吳宗桂 男，碩士研究生。主要研究方向為模擬集成電路設(shè)計。