摘 要:結(jié)合DDS+PLL技術(shù)，采用DDS芯片AD9851和集成鎖相芯片ADF4113完成了GSM 1 800 MHz系統(tǒng)中高性能頻率合成器的設(shè)計(jì)與實(shí)現(xiàn)。詳細(xì)介紹系統(tǒng)中核心芯片的性能、結(jié)構(gòu)及使用方法，并運(yùn)用ADS和ADISimPLL軟件對(duì)設(shè)計(jì)方案進(jìn)行仿真和優(yōu)化，特別是濾波器的選擇與設(shè)計(jì)。測(cè)試結(jié)果表明，該頻率合成器具有高穩(wěn)定度、高分辨率、低相位噪聲的特點(diǎn)，達(dá)到了設(shè)計(jì)指標(biāo)要求。

關(guān)鍵詞:DDS;PLL;頻率合成;濾波器

中圖分類號(hào):TN604文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2010)05-081-03

Design and Realization of High Performance Frequency Synthesizer Based on DDS+PLL

WU Shiyun，YE Jianfang，SHI Yi

(College of Information Science and Technology，Donghua University，Shanghai，201620，China)

Abstract:In view of the respective advantages of the Direct Digital Frequency Synthesizer (DDS) and the integrated Phase Locked Loop (PLL)，a high performance frequency synthesizer is designed which is used in GSM1800MHz.It is formed by the DDS chip AD9851 and the integrated phase-locked-chip ADF4113 using the DDS+PLL technology.The performance，structure and application method of the core chip are introduced.At the same time，the simulation and optimization for the design proposal is made using ADS and ADISimPLL software.The filter is deliberately designed and selected.The simulation and optimized results prove that this frequency synthesizer has characteristics such as wideband，high resolution，and low phase noise.The test results meet the basic design requirements.

Keywords:DDS;PLL;frequency synthesis;filter

頻率合成器是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備，隨著通信、數(shù)字電視、衛(wèi)星定位、航空航天、雷達(dá)和電子對(duì)抗等技術(shù)的發(fā)展，對(duì)頻率合成器提出了越來(lái)越高的要求。頻率合成理論自20世紀(jì)30年代提出以來(lái)，已取得了迅速的發(fā)展，逐漸形成了直接頻率合成技術(shù)、鎖相頻率合成技術(shù)、直接數(shù)字式頻率合成技術(shù)三種基本頻率合成方法。直接頻率合成技術(shù)原理簡(jiǎn)單，易于實(shí)現(xiàn)，頻率轉(zhuǎn)換時(shí)間短，但是頻率范圍受限，且輸出頻譜質(zhì)量差。鎖相頻率合成技術(shù)(PLL)具有輸出頻帶寬、工作頻率高、頻譜質(zhì)量好的優(yōu)點(diǎn)，但是頻率分辨率和頻率轉(zhuǎn)換速度卻很低。直接式數(shù)字頻率合成技術(shù)(DDS)的頻率分辨率高、頻率轉(zhuǎn)換時(shí)間快、頻率穩(wěn)定度高、相位噪聲低，但目前尚不能做到寬帶，頻譜純度也不如PLL。低相位噪聲、高純頻譜、高速捷變和高輸出頻段的頻率合成器已成為頻率合成發(fā)展的主要趨勢(shì)，傳統(tǒng)的單一合成方式很難兼顧上述各項(xiàng)性能指標(biāo)，達(dá)到現(xiàn)代通信系統(tǒng)對(duì)頻率合成器的要求[1]。本文采用DDS和PLL相結(jié)合的方法[2]，設(shè)計(jì)一個(gè)應(yīng)用于GSM 1 800 MHz系統(tǒng)中的頻率合成器，其中輸出頻帶為1 805~1 880 MHz，分辨率為200 kHz，相位噪聲為-80 dBc/Hz@1 kHz，頻率誤差為5 kHz，雜波抑制大于50 dB。

1 電路設(shè)計(jì)

1.1 設(shè)計(jì)原理

DDS直接激勵(lì)PLL的頻率合成技術(shù)，與單純的PLL技術(shù)相比，作為參考源的DDS具有很高的頻率分辨率，可以在不改變PLL分頻比的情況下，提高PLL的頻率分辨率[3]，而且采用DDS激勵(lì)PLL設(shè)計(jì)方法的電路結(jié)構(gòu)簡(jiǎn)單，所用硬件少，通過(guò)合理設(shè)計(jì)環(huán)路濾波器可以較好地改善因PLL倍頻作用而惡化的相位噪聲。系統(tǒng)原理框圖如圖1所示。

圖1 DDS激勵(lì)PLL的原理框圖

圖1中，fref是參考信號(hào)，一般由高穩(wěn)定度的晶體振蕩器產(chǎn)生，用于保證DDS各個(gè)部件的同步工作。fDDS取代原有的晶振作為鎖相環(huán)(PLL)的激勵(lì)源，其輸出fDDS頻率取決于頻率控制字K。頻率合成器的輸出由VCO提供， PLL芯片中電荷泵的輸出由低通濾波器(LPF2)產(chǎn)生，用于控制VCO的輸出頻率。DDS中K和PLL的分頻比可以通過(guò)單片機(jī)中的控制程序加以改變，從而實(shí)現(xiàn)頻率合成。

VCO輸出信號(hào)頻率與DDS輸出信號(hào)頻率之間的關(guān)系為:

fout=N(fDDS/R)(1)

而DDS的輸出頻率由頻率控制字K控制:

fDDS=(Kfref/2M)(2)

頻率合成器的輸出頻率及頻率分辨率可表示為:

fout=N(fDDS/R)=NKR2Mfref

=KΔfmin(3)

式中:fref為DDS的時(shí)鐘頻率;K為DDS的頻率控制字;M為DDS相位累加器字長(zhǎng);fref/2M為DDS的頻率分辨率;Δfmin為頻率合成器輸出信號(hào)的頻率分辨率。由此可見(jiàn)，以DDS為激勵(lì)源，只要相位累加器的字長(zhǎng)取得足夠大，頻率合成器就能得到較高的頻率分辨率。

1.2 電路實(shí)現(xiàn)

如圖1給出的原理框圖所示，整個(gè)頻率合成器由DDS和PLL兩個(gè)功能模塊實(shí)現(xiàn)。

1.2.1 DDS電路

DDS電路如圖2所示，該電路由DDS、低通濾波器(LPF)和外部參考時(shí)鐘源組成。電路中的直接數(shù)字頻率合成器芯片AD9851[4]是AD公司采用先進(jìn)的DDS技術(shù)生產(chǎn)的高集成度DDS器件。它允許最高輸入時(shí)鐘180 MHz，同時(shí)提供可選擇的片內(nèi)6倍頻乘法器，內(nèi)置高性能的10 b數(shù)/模轉(zhuǎn)換器，內(nèi)含一個(gè)高速比較器。芯片具有簡(jiǎn)單的控制接口，允許串/并行異步輸入控制字，采用32 b頻率控制字，內(nèi)部使用5 b相位調(diào)制字，外接參考時(shí)鐘源時(shí)，AD9851可以產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可以控制，而且穩(wěn)定性非常高的正弦波[3]。

本文采用單片機(jī)C8051F021[5]實(shí)現(xiàn)對(duì)AD9851數(shù)據(jù)控制，改變AD9851內(nèi)部編程控制寄存器所選的操作模式、相位累加器的位數(shù)、頻率控制字，可實(shí)現(xiàn)各種不同頻率信號(hào)的輸出。外部參考時(shí)鐘源選用30 MHz無(wú)源晶振，DDS輸出信號(hào)的頻率最高可達(dá)72 MHz。外部的低通濾波器用來(lái)濾除高頻雜散和諧波。

DDS有一個(gè)很明顯的缺點(diǎn)，輸出頻率越接近Nyquist帶寬的高度，采樣點(diǎn)數(shù)越少，其輸出的雜散干擾也就越大。因此，必須在DDS芯片的正弦信號(hào)輸出端加一個(gè)濾波器，以便有效地抑制諧波和雜散。本設(shè)計(jì)中采用七階橢圓低通濾波器，該濾波器電路如圖2虛線框內(nèi)所示，其中R5，R6完成電流信號(hào)到電壓信號(hào)的轉(zhuǎn)換，其截止頻率可達(dá)70 MHz。圖3給出該七階橢圓低通濾波器的正向傳輸特性[6]，70 MHz截止頻率衰減為-2.907 dB，帶外衰減在84 MHz達(dá)到-35.749 dB，基本符合設(shè)計(jì)要求。

圖2 DDS電路圖

圖3 濾波器的正向傳輸特性

1.2.2 PLL電路

PLL電路如圖4所示，該電路由性價(jià)比很高的鎖相芯片ADF4113、濾波電路、VCO構(gòu)成。設(shè)計(jì)中采用DDS輸出取代原有的晶振，為GSM系統(tǒng)提供13 MHz的激勵(lì)源，信道頻率間隔為200 kHz，基準(zhǔn)輸入需經(jīng)ADF4113中的基準(zhǔn)分頻器完成65分頻。

圖4 PLL電路

ADF4113是ADI公司研制的數(shù)字鎖相頻率合成器，最高工作頻率可達(dá)4 GHz，可用于無(wú)線射頻通信系統(tǒng)的基站、手機(jī)、通信檢測(cè)設(shè)備及CATV設(shè)備中[7]。該芯片內(nèi)部主要包括可編程的14位基準(zhǔn)分頻器;可編程雙模式前置分頻器:8/9，16/17，32/33和64/65;可編程的射頻信號(hào)分頻器;3線串行總線接口;模擬和數(shù)字鎖定狀態(tài)檢測(cè)功能。該芯片具有良好的相位噪聲參數(shù)，鑒相頻率為200 kHz時(shí)，相噪基底為-164 dBc/Hz;輸出1 840 MHz時(shí)，相噪可達(dá)-85 dBc/Hz。VCO選用Sirenza微波公司的VCO190-1843T，輸出頻率范圍為1 740~1 930 MHz，具有良好的相位噪聲特性，其獨(dú)特的緩沖放大器設(shè)計(jì)，可減小頻率漂移。

環(huán)路濾波器對(duì)頻率合成器的性能有十分重要的影響，環(huán)路濾波器決定頻率合成器的雜散抑制、相位噪聲、環(huán)路穩(wěn)定性以及捷變時(shí)間等重要參數(shù)[8]。由于本設(shè)計(jì)采用ADF4113電流型電荷泵鑒相器，因此環(huán)路濾波器采用無(wú)源方式。鑒于本系統(tǒng)對(duì)跳頻的切換時(shí)間要求不是很高，因此可以適當(dāng)降低環(huán)路帶寬，以確保系統(tǒng)穩(wěn)定性。降低環(huán)路帶寬還有助于濾除參考信號(hào)中的諧波成分。但環(huán)路帶寬太小會(huì)增加建立時(shí)間和帶內(nèi)VCO相位噪聲，由于帶內(nèi)噪聲主要取決于參考信號(hào)引入的噪聲， VCO相位噪聲不是主要因素。該系統(tǒng)設(shè)計(jì)成三階無(wú)源濾波器構(gòu)成的四階環(huán)路。圖4虛線框給出三階無(wú)源環(huán)路濾波器電路，根據(jù)系統(tǒng)對(duì)相位噪聲和頻率轉(zhuǎn)換時(shí)間的要求，取環(huán)路帶寬ωc=15 kHz，相位裕度為φ=45°。

2 電路仿真

采用ADISimPLL 軟件對(duì)該方案進(jìn)行了仿真分析[9]，圖5給出仿真結(jié)果?？梢钥闯?，該頻率合成器的相位噪聲為-84.63 dBc/Hz@1 kHz，滿足了設(shè)計(jì)要求。鎖相環(huán)內(nèi)雜波抑制采取改變DDS輸出頻率避開(kāi)雜波的方式[10]，可以達(dá)到65 dB以上。

圖5 相位噪聲

3 結(jié)果分析

系統(tǒng)采用DDS直接激勵(lì)PLL的設(shè)計(jì)方案，充分利用了DDS小步進(jìn)、頻率捷變快及PLL頻帶寬，工作頻率高，頻譜純度高的優(yōu)點(diǎn)，研制出滿足GSM 1 800 MHz系統(tǒng)指標(biāo)要求的頻率合成器。相位噪聲的測(cè)量如圖6所示，為-83.75 dBc/Hz@1 kHz，步進(jìn)為200 kHz，頻率誤差為1 kHz，雜波抑制為60 dB。該類頻率合成器可根據(jù)實(shí)際工程需要進(jìn)一步減小步進(jìn)值，最小單位為DDS的頻率分辨率。通過(guò)采用高的鑒相頻率來(lái)提高PLL的轉(zhuǎn)換速度，利用DDS的高分辨率來(lái)保證倍頻PLL輸出較高的頻率分辨率，利用PLL環(huán)路的帶通濾波性能抑制DDS的帶外雜散。

圖6 1 840 MHz輸出偏離1 kHz相噪

4 結(jié) 語(yǔ)

采用DDS激勵(lì)PLL的頻率合成技術(shù)，克服了寬帶系統(tǒng)中DDS輸出頻率較低和PLL頻率分辨率低的缺點(diǎn)。通過(guò)合理設(shè)計(jì)環(huán)路低通濾波器、相位噪聲、環(huán)路穩(wěn)定性等性能得到提高，并對(duì)電源采取濾波措施，以改善雜波抑制，最終設(shè)計(jì)出高性能頻率合成器。

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