摘 要:基于絕熱開關理論的能量回收邏輯與傳統(tǒng)的靜態(tài)CMOS邏輯相比，能夠大大減少電路的功率消耗 。這里介紹了一種使用單相正弦電源時鐘的能量回收邏輯，分別用靜態(tài)CMOS邏輯和這種能量回收邏輯設計，并仿真了一個兩位乘法器電路，比較了這兩種電路的性能。研究表明，采用能量回收邏輯設計的乘法器顯著降低了電路的功率消耗。

關鍵詞:能量回收邏輯; 絕熱電路; 低功耗; 乘法器

中圖分類號:TN79 文獻標識碼:B

文章編號:1004-373X(2010)12-0008-02

Low-power Multiplier Design Based on Adiabatic Logic

REN Guo-yan

(Chongqing University of Science and Technology， Chongqing 401331，China)

Abstract:Energy recover logic (ERL) based on adiabatic switching theory can greatly reduce the power consumption compared with traditional static CMOS logic. An energy recover logic using a single-phase sinusoidal power clock is introduced. A two-bit multiplier was designed and simulated for both ERL and static CMOS logic， the performance of the circuits was compared. The results show that the multiplier designed by energy recover logic can shorten the power consumption.

Keywords:energy recover logic; adiabatic circuit; low-power consumption; multiplier

0 引 言

過去的40年中，MOS 器件尺寸的持續(xù)縮小一直是促進半導體工業(yè)發(fā)展的動力[1]。人們可以在越來越小的芯片上實現(xiàn)越來越復雜的功能，并且芯片的價格不斷下降，使得各種便攜式產品如筆記本電腦、筆跡識別儀、語音識別器等相繼問世。這些設備大多依靠電池供電，電池的壽命是有限的，而目前的鎳鎘電池最多能提供的電能只有26 W/pound。而且，隨著芯片集成度的增加，單位面積上消耗的功率也隨之增加，這不得不增加為芯片散熱的成本。因而，如文獻[2]中所述，電路的低功耗已成為電路設計的重要指標。

從已有的研究成果可知，電路中的功率消耗源主要有以下幾種:由邏輯轉換引起的邏輯門對負載電容充、放電引起的功率消耗;由邏輯門中瞬時短路電流引起的功率消耗;由器件的漏電流引起的消耗，并且每引進一次新的制造技術會導致漏電流20倍的增加，漏電流引起的消耗已經(jīng)成為功率消耗的主要因素。目前降低功耗的方法主要有:減小電源電壓、調整晶體管尺寸、采用并行和流水線的系統(tǒng)結構[3-4]、利用睡眠模式、采用絕熱邏輯電路[5-9]等。其中，能量回收邏輯就是基于絕熱計算發(fā)展起來的一種低功耗設計技術。這里簡單介紹一種使用單相正弦電源時鐘的能量回收邏輯，并用這種原理電路設計了一個兩位的數(shù)字乘法器電路，與靜態(tài)CMOS數(shù)字乘法器相比，這種能量回收乘法器能夠大大降低功率消耗。

1 單相正弦電源時鐘能量回收邏輯電路工作原理

以反相器為例說明這種電路的工作原理，如圖1所示[10]。M1和M2的連接方式與傳統(tǒng)的靜態(tài)CMOS邏輯電路相似，不同的是電源不再是恒定不變的，而是用一個正弦信號代替，這個信號同時起到同步電路工作的作用，因此又稱作電源時鐘。M3和M4連接成二極管的形式用來控制充放電的路徑。

圖1 單相能量回收邏輯反相器電路

當輸入信號B為邏輯“0”時，M1導通，M2截止。正弦信號正半周時，通過M3和M1向負載電容充電，一旦電容充電到最大值，M3能夠阻止電容向輸入正弦時鐘信號放電，輸出保持在高電平不變。當輸入信號B為邏輯“1”時，M1截止，M2導通。正弦信號負半周時，負載電容通過M2和M4向輸入正弦時鐘信號放電，一旦電容放電到最小值，M4能夠阻止輸入正弦時鐘信號向電容充電，輸出保持為低電平不變。

2 基于單相能量回收電路的乘法器電路設計

2.1 基于單相能量回收電路的乘法器

兩位乘法器能夠實現(xiàn)2位二進制數(shù)的乘法運算，設A1A0，B1B0為乘數(shù)和被乘數(shù)，P3P2P1P0為乘法運算得到的積，由卡諾圖(見圖2)得到兩位乘法器的輸出邏輯函數(shù)表達式分別為:

P3=A1A0B1B0，P2=A1A0B1+A1B1B0，

P1=A1B1B0+A1A0B0+A1A0B1+A0B1B0，

P0=A0B0

為了能用基本的與非門、或非門和異或門電路實現(xiàn)乘法器，上式可以通過邏輯運算變換為:

P3=A1B1+A0B0，P2=A1B1⊕A1B1+A0B0，

P1=(A1B0)⊕(A0B1)，P0=A0B0

實現(xiàn)電路時，將靜態(tài)CMOS電路(見圖3)構成的與非門、或非門和異或門的電源用圖4所示的電源時鐘電路代替即可。其中Clk+，Clk-分別接CMOS電路中PMOS和NMOS管的D極和S極。

圖2 乘法器卡諾圖

圖3 靜態(tài)CMOS反相器電路

圖4 電源時鐘電路

2.2 仿真結果

在PSpice環(huán)境下，分別仿真了用靜態(tài)CMOS電路和單相能量回收電路構成的兩位乘法器電路(見圖5和圖6)，圖中只顯示了輸出4位積的低2位P1P0，其中輸入信號A1A0，B1B0波形見圖6。其他參數(shù)如下:采用CMOS 1.2 μm技術，正弦波峰峰值為2.5 V，直流電壓VDD為2.5 V，并假設乘法器的輸出端接負載電容為0.1 fF。

從圖中可見，用靜態(tài)CMOS電路構成的乘法器輸出比較穩(wěn)定，輸出等于0或VDD，功率消耗為1.51×10-7W。而用單相能量回收電路構成的二位乘法器的輸出不夠穩(wěn)定，對噪聲信號較為敏感，但是并不影響輸出邏輯，功率消耗減小為1.17×10-7W。從節(jié)能的角度來看，單相能量回收電路性能更好。

圖5 單相能量回收邏輯乘法器電路仿真結果

圖6 靜態(tài)CMOS乘法器電路仿真結果

3 結 語

本文首先介紹了單相能量回收反相器電路，詳細討論電路的工作原理，同時用PSpice工具仿真了基于靜態(tài)CMOS電路和單相能量回收電路構成的兩位乘法器電路。仿真結果表明本文介紹的單相能量回收電路能夠極大地降低電路功耗。今后的工作還應繼續(xù)優(yōu)化電路結構，穩(wěn)定電路的輸出狀態(tài)，增強電路的抗干擾能力。

參考文獻

[1]任國燕，黃勤易.基于SIMON仿真軟件的單電子存儲器分析[J].微納電子技術，2009(10):587-590.

[2]RABAEY J M，CHANDRAKASAN A，NIKOLIC B.Digi-tal integrated circuits:a design perspective[M].2nd ed. New Jersey:Prentice Hall，2003.

[3]NEBEL Wolfgang， MERMET Jean. Low power design in deep submicron electronics[M].[ S.l.] : Kluwer Academic Publishers， 1997.

[4]ROY Kaushik， PRASEDD Sharat. Low power CMOS VLSI circuit design[M]. New York: A Wiley Interscience Publication， 2000.

[5]YEAP Gray K. Practical low power digital VLSI design[M].[ S.l.] : Kluwer Academic Publishers， 1997.

[6]LAU K T.Pass-transistor adiabatic logic with NMOS pull-down configuration[J].Electronics Letters，l998，34(8):739-741.

[7]OKLOBDZIJA V C，MAKSIMOVIC D，LIN F. Pass-transistoradiabatic logic using single power-clock supply[J]. IEEE Trans. on Circuits and Systems II:Analog and Digital Signal Processing， 1997， 44(10): 842-846.

[8]KANTER A，DENKER J S，F(xiàn)LOWER B，et a1.Second-order adiabatic computation with 2N一2P and 2N.2N2P logic circuits[C]//Proc.of the International Symposium on Low Power Design.Canada:Dana Point，1995:l91-196.

[9]Moon Jeong D K.An eficient charge recovery logic circuit[J].IEEESol. Sta. Circ.，1996，3 1(4):514-522.

[10]LI Shun， ZHOU Feng. Quasi-static energy recovery logic with single power-clock supply[J]. Chinese Journal of Semiconductors， 2007(11): 1729-1732.