劉旭輝,方蜀州

(北京理工大學(xué)航天學(xué)院,北京 100081)

0 引言

隨著微型衛(wèi)星的發(fā)展及應(yīng)用,對(duì)其高精度的姿態(tài)和軌道控制提出了挑戰(zhàn),需執(zhí)行機(jī)構(gòu)質(zhì)量及體積小、集成度高、功耗低、可靠性高,能提供小而精確的沖量,而微型固體推力器陣列,能滿(mǎn)足微型衛(wèi)星姿軌控系統(tǒng)的要求[1]。微型固體推力器陣列可采用MEMS技術(shù),制造出具有高度集成化特征的微型推力器組合,每個(gè)推力器單元產(chǎn)生微小的沖量,可實(shí)現(xiàn)任意的點(diǎn)火組合方式,這種推力器的突出優(yōu)點(diǎn)就是可用于kg級(jí)的皮衛(wèi)星或納衛(wèi)星上,是一種新型的衛(wèi)星控制動(dòng)力裝置[2-3]。

為了分擔(dān)星載計(jì)算機(jī)的工作量,微型固體推力器陣列需集成低功耗、高可靠性的尋址點(diǎn)火控制系統(tǒng)和點(diǎn)火電路,文中針對(duì)100×100的推力器陣列進(jìn)行研究。推力器陣列采用三明治結(jié)構(gòu)(噴管陣列層、集成點(diǎn)火電路層、推進(jìn)劑貯腔陣列層)。文中設(shè)計(jì)了尋址控制系統(tǒng)硬件及軟件模塊,研究了點(diǎn)火電路。尋址系統(tǒng)基于FPGA控制芯片,應(yīng)用USB接口進(jìn)行通信,用VC在PC機(jī)上編寫(xiě)應(yīng)用程序,模擬星載上位機(jī)發(fā)送控制指令,使上位機(jī)能夠控制陣列中任意一個(gè)微型固體推力器點(diǎn)火,或控制任意組合的推力器同時(shí)點(diǎn)火。對(duì)USB固件程序及FPGA程序進(jìn)行了仿真,符合設(shè)計(jì)要求,為微型衛(wèi)星的姿軌控系統(tǒng)控制策略算法的實(shí)現(xiàn)提供了良好的硬件基礎(chǔ)[4]。點(diǎn)火電路分層垂直布置導(dǎo)線(xiàn),減少了導(dǎo)線(xiàn)數(shù)量,提高了可靠性,并適用于尋址系統(tǒng)行列尋址的控制方式。

1 尋址控制系統(tǒng)硬件設(shè)計(jì)

對(duì)于微型固體推力器陣列的控制,由于需控制的發(fā)動(dòng)機(jī)數(shù)量大,數(shù)目多達(dá)幾萬(wàn)個(gè),傳輸數(shù)據(jù)量大,并要求系統(tǒng)通信速度快,多個(gè)推力器點(diǎn)火的同時(shí)性好,故選用FPGA作為主控制芯片[5];USB2.0在高速模式下可達(dá)到480 Mbit/s,完全可滿(mǎn)足傳輸要求,傳輸時(shí)間極短,且USB在設(shè)備供電方面具有靈活性,因此使用較為先進(jìn)的USB2.0[6]實(shí)現(xiàn)與上位機(jī)的通信。

在皮納衛(wèi)星控制系統(tǒng)中,該系統(tǒng)作為衛(wèi)星姿軌控系統(tǒng)中執(zhí)行機(jī)構(gòu)模塊中的尋址點(diǎn)火控制部分,當(dāng)衛(wèi)星在進(jìn)行穩(wěn)定控制或機(jī)動(dòng)控制時(shí),控制器將需要的沖量或沖量矩以控制信號(hào)的形式輸入到執(zhí)行機(jī)構(gòu)模塊,根據(jù)點(diǎn)火算法,將所需的推力器坐標(biāo)位置傳輸給尋址點(diǎn)火系中的USB端口緩沖區(qū),FPGA讀取端口數(shù)據(jù),控制點(diǎn)燃所需的推力器;根據(jù)不同任務(wù)需要,尋址系統(tǒng)能夠提供不同的推力器組合,進(jìn)而實(shí)現(xiàn)不同沖量或沖量矩的輸出。硬件系統(tǒng)示意圖如圖1所示。

圖1 硬件系統(tǒng)示意圖Fig.1 Schematic diagram of the hardware system

USB芯片選擇Cypress的CY7C68013A,選擇同步Slave FIFO傳輸,該模式下,FX2作為一個(gè)USB 2.0接口,能高速傳輸數(shù)據(jù)。FPGA芯片選擇Altera公司的EP1C20F400C8。FPGA電源需1.5 V和3.3 V供電,電源芯片選擇TPS54313和TPS543136。同步Slave FIFO讀模式下FPGA同USB芯片硬件連接見(jiàn)圖2。

圖2 同步Slave FIFO讀模式下USB與FPGA的連接Fig.2 Inter face pins of synchronous slave FIFO reader

圖2中,IFCLK:FX2輸出的時(shí)鐘,可作為通訊的同步時(shí)鐘;FLAGB,FLAGC:FX2輸出的FIFO狀態(tài)信息,如滿(mǎn)、空等;SLOE:FIFO輸出使能,外部邏輯控制,當(dāng)SLOE無(wú)效時(shí),數(shù)據(jù)線(xiàn)不輸出有效數(shù)據(jù);SLRD:同步讀時(shí),FIFO指針在SLRD有效時(shí)的每個(gè)IFCLK的上升沿遞增;FD[15∶0]:數(shù)據(jù)線(xiàn);FIFOADR[1∶0]:選擇4個(gè)FIFO端點(diǎn)的地址線(xiàn),外部邏輯控制[7]。

2 尋址控制系統(tǒng)軟件設(shè)計(jì)

2.1 USB驅(qū)動(dòng)程序設(shè)計(jì)

Cypress公司為其EZ-USB系列USB接口芯片提供了一個(gè)完整的開(kāi)發(fā)包,包括通用驅(qū)動(dòng)程序。用戶(hù)可直接使用其進(jìn)行開(kāi)發(fā)。

該驅(qū)動(dòng)程序采用WDM驅(qū)動(dòng)模型,兼容USB2.0設(shè)備;支持即插即用和電源管理;支持遠(yuǎn)程喚醒;支持控制傳輸端點(diǎn)、塊傳輸端點(diǎn)、中斷傳輸端點(diǎn)、同步傳輸端點(diǎn);支持同時(shí)連接多個(gè)USB設(shè)備;支持用戶(hù)自定義GUID,而不用重新編譯驅(qū)動(dòng)程序;支持高寬帶的USB數(shù)據(jù)傳輸。

驅(qū)動(dòng)程序包括2個(gè):一個(gè)為CyLoad.sys,用于固件程序的下載;另一個(gè)為CyUSB.sys,用于主機(jī)和固件程序的通信。每個(gè)驅(qū)動(dòng)程序使用INF文件進(jìn)行引導(dǎo)安裝[7]。

2.2 USB固件程序設(shè)計(jì)

采用Cypress公司提供的固件程序開(kāi)發(fā)框架,在此框架下加入系統(tǒng)的功能程序,就可完成程序開(kāi)發(fā),主要進(jìn)行TD-Init和TD-Poll程序以及自定義請(qǐng)求函數(shù)的編寫(xiě)[8-9]。

本設(shè)計(jì)應(yīng)用同步Slave FIFO模式,進(jìn)行bulk傳輸數(shù)據(jù),使用16位總線(xiàn)接口;用戶(hù)自定義請(qǐng)求,進(jìn)行握手操作,當(dāng)PA7置1時(shí),開(kāi)始讀取數(shù)據(jù)。使用內(nèi)部時(shí)鐘48 MHz,配置2端點(diǎn)為4緩沖,每個(gè)緩沖區(qū)為512字節(jié),FLAGA～FLAGD反映FIFOADR[1∶0]當(dāng)前所指端點(diǎn)的狀態(tài),其中,FLAGA反映“可編程極限”,FLAGB反映“滿(mǎn)”標(biāo)志,FLAGC反映“空”標(biāo)志,FLAGD不存在;2端點(diǎn)選擇自動(dòng)傳輸方式。

2.3 FPGA程序設(shè)計(jì)

FPGA程序設(shè)計(jì),采用Verilog編寫(xiě),本系統(tǒng)進(jìn)行通信時(shí),當(dāng)上位機(jī)發(fā)送請(qǐng)求代碼80,進(jìn)行握手操作,防止誤發(fā)指令,FPGA檢測(cè)到PA7為1時(shí),FPGA開(kāi)始讀取數(shù)據(jù),否則處于等待狀態(tài);當(dāng)PA7置于0時(shí),停止數(shù)據(jù)發(fā)送。

當(dāng)開(kāi)始通信時(shí),USB芯片選擇Slave FIFO模式,FPGA實(shí)現(xiàn)同步從屬FIFO的讀操作,有限狀態(tài)機(jī)的編寫(xiě)如圖3所示。

圖3 狀態(tài)機(jī)Fig.3 State machine

由圖3可知,狀態(tài)機(jī)時(shí)序如下:

(1)IDLE:對(duì)相關(guān)的寄存器進(jìn)行初始化,然后轉(zhuǎn)入READ-BEGIN狀態(tài),開(kāi)始讀SLAVE FIFO操作。

(2)READ-BEGIN:指向輸出FIFO(對(duì)應(yīng)端點(diǎn)2),然后轉(zhuǎn)入OUT-FIFO狀態(tài)。

(3)OUT-FIFO:判斷u-flagc是否為高,如果為高,則啟動(dòng)讀過(guò)程,把u-sloe置為低,轉(zhuǎn)入DATA-READ狀態(tài);否則說(shuō)明輸出FIFO中無(wú)數(shù)據(jù),等待。

(4)DATA-READ:判斷u-flagc是否為高,如果為高,把u-slrd拉低,繼續(xù)讀取下16 bit數(shù)據(jù)。同時(shí)為把上16 bit數(shù)據(jù)寫(xiě)入寄存器中。轉(zhuǎn)入WAIT狀態(tài),否則轉(zhuǎn)入OUT-FIFO,等待下一次讀取過(guò)程。

(5)WAIT:把u-slrd拉高,判斷是否仍然有數(shù)據(jù),如果有,則轉(zhuǎn)入DATA-READ狀態(tài),繼續(xù)讀操作;否則轉(zhuǎn)入READ-END狀態(tài),讀操作結(jié)束。

(6)READ-END:把相關(guān)寄存器置為初始態(tài)。

微型固體推力器陣列多個(gè)推力器進(jìn)行點(diǎn)火時(shí),需具有良好的同時(shí)性。因此,設(shè)計(jì)FPGA程序在讀完所有的推力器位置坐標(biāo)數(shù)據(jù)后才進(jìn)行輸出。本設(shè)計(jì)控制100×100陣列,橫坐標(biāo)和縱坐標(biāo)只需7位二進(jìn)制數(shù)即可控制。因此,在讀取到的16 bit數(shù)據(jù)中,使R-ARRAY=data[13∶7]、C-ARRAY=data[6∶0];第15位作為軟復(fù)位,14位作為輸出使能位:soft-rst=data[15]、output-en=data[14]。

3 點(diǎn)火電路設(shè)計(jì)

點(diǎn)火電路是微型固體推力器中最重要同時(shí)也是制備工藝最復(fù)雜、難度最大的組成部分,微推力器能否正常工作也主要取決于點(diǎn)火電路。文中提出了一種適應(yīng)陣列行列尋址的點(diǎn)火電路設(shè)計(jì)方式,采用電阻橋絲作為發(fā)熱元件,對(duì)點(diǎn)火藥進(jìn)行加熱,串聯(lián)二極管,保證電流單向性,防止發(fā)生誤點(diǎn)火。

點(diǎn)火電路采用微機(jī)電加工技術(shù),在推力器陣列頂層沉結(jié)二極管和電阻,從而構(gòu)成點(diǎn)火電路陣列。點(diǎn)火電路采用如圖4所示的布線(xiàn)方式,以5×5陣列為例,當(dāng)需點(diǎn)燃R1、C2導(dǎo)線(xiàn)交叉點(diǎn)處的推力器,位置編號(hào)為(1,2),經(jīng)尋址控制系統(tǒng)和驅(qū)動(dòng)開(kāi)關(guān)電路將C2與電源正極相連,R1與負(fù)極相連,其他導(dǎo)線(xiàn)浮空。采用這樣的設(shè)計(jì)降低了電路的復(fù)雜程度。如果每個(gè)推力器采用獨(dú)立點(diǎn)火回路,就需10 000個(gè),布線(xiàn)極為困難。但是采用該陣列形式,只需200條導(dǎo)線(xiàn),提高了點(diǎn)火的穩(wěn)定性及可靠性。

圖4 點(diǎn)火電路Fig.4 Ignition circuit

4 設(shè)計(jì)仿真

4.1 USB實(shí)驗(yàn)仿真

固件程序調(diào)試:采用Cypress公司的EZ-USB FX 2LP工具EZ-USB Control Panel軟件測(cè)試固件程序。設(shè)置與控制程序相符的請(qǐng)求碼AB80,AB為請(qǐng)求的操作碼,80表示通過(guò)該請(qǐng)求發(fā)送給USB固件的數(shù)據(jù),固件程序?qū)⒃摂?shù)據(jù)輸出到端口PA,則PA7置1,FPGA開(kāi)始讀取數(shù)據(jù)。以點(diǎn)燃坐標(biāo)為(1,1)、(3,3)、(5,5)的推力器為例,在Pipe選擇0:Endpoint 2 OUT,Hex Bytes設(shè)置數(shù)據(jù)為0081018302854000(該數(shù)據(jù)設(shè)置根據(jù)2.3節(jié)內(nèi)容,以(3,3)為例,十六進(jìn)制0183在二進(jìn)制為0000000110000011,R-ARRAY=0000011、C-ARRAY=0000011;最后輸出4000,使output-en=1),進(jìn)行傳輸。經(jīng)過(guò)仿真,固件程序能夠達(dá)到設(shè)計(jì)要求,仿真結(jié)果如圖5所示。

4.2 FPGA程序仿真

采用ModelSim進(jìn)行推力器組合點(diǎn)火仿真,點(diǎn)燃100×100固體推力器陣列位置編號(hào)為(1,1)、(3,3)、(5,5)的推力器,仿真時(shí)初始化PA7為1,FPGA開(kāi)始讀取數(shù)據(jù)。以FPGA控制點(diǎn)燃坐標(biāo)為(1,1)推力器為例,說(shuō)明程序運(yùn)行過(guò)程。初始化u-slrd、u-sloe、u-addr0、u-addr1均置1(u-slrd、u-sloe低電平有效);當(dāng)FPGA讀取到0000000010000001數(shù)據(jù)時(shí)(第15位作為軟復(fù)位,14位作為輸出使能位,13～0位為推力器位置坐標(biāo)位),flag-c則置1,根據(jù)狀態(tài)機(jī)時(shí)序,READ-BEGIN狀態(tài)u-addr0、u-addr1置為0;OUT-FIFO狀態(tài),usloe置0;DATA-READ狀態(tài)u-slrd置0;之后程序在WAIT狀態(tài)和DATA-READ狀態(tài)之間循環(huán),直到數(shù)據(jù)讀完;最后將14位置1進(jìn)行輸出。c-out[99]、r-out[99]為行坐標(biāo)和列坐標(biāo)10 0位寄存器,仿真波形如圖6所示,符合設(shè)計(jì)要求。

圖5 固件程序調(diào)試Fig.5 Firmware debugging

圖6 FPGA程序仿真Fig.6 Simulation of FPGA program

在進(jìn)行多個(gè)推力器組合點(diǎn)火時(shí),要求點(diǎn)火具有同步性。FPGA程序在讀取完所有點(diǎn)火推力器坐標(biāo)數(shù)據(jù)后先將其儲(chǔ)存在c-reg[99]、r-reg[99]寄存器中,如果flag-c為0,表示沒(méi)有要讀取的數(shù)據(jù),所有點(diǎn)火坐標(biāo)數(shù)據(jù)已發(fā)送完,通過(guò)將第14位置1,將儲(chǔ)存所有需點(diǎn)火的推力器坐標(biāo)的c-reg、r-reg寄存器中數(shù)據(jù)傳輸?shù)絚-out[99]、r-out[99]中,即發(fā)送到輸出管腳上,進(jìn)行一次性輸出,這樣就保證了點(diǎn)火同時(shí)性,使所要點(diǎn)燃的推力器同時(shí)點(diǎn)燃,從控制方面上避免了點(diǎn)火不同步。通過(guò)波形圖可看到,程序設(shè)計(jì)符合要求,仿真結(jié)果見(jiàn)圖7。

4.3 推力響應(yīng)分析

當(dāng)皮納衛(wèi)星需進(jìn)行控制時(shí),控制指令經(jīng)由USB接口傳輸?shù)紽PGA中,FPGA對(duì)數(shù)據(jù)進(jìn)行處理分析,經(jīng)點(diǎn)火電路對(duì)點(diǎn)火藥加熱,進(jìn)而點(diǎn)燃推力器主裝藥。因此,推力響應(yīng)時(shí)間主要包括數(shù)據(jù)傳輸時(shí)間、FPGA數(shù)據(jù)分析處理時(shí)間和點(diǎn)火電路加熱點(diǎn)火藥的時(shí)間。

圖7 點(diǎn)火同時(shí)性驗(yàn)證Fig.7 Ignition synchronism o f three thrusters

4.3.1 尋址系統(tǒng)的時(shí)間延遲分析

據(jù)陣列結(jié)構(gòu)特點(diǎn)及點(diǎn)火功率限制,每次最多點(diǎn)火推力器數(shù)量設(shè)計(jì)為100個(gè),而每個(gè)推力器坐標(biāo)由16位數(shù)據(jù)決定。因此,最多傳輸數(shù)據(jù)為200 byte,運(yùn)用USB2.0高速傳輸,速度為480 Mbit/s。根據(jù)USB2.0協(xié)議,在數(shù)據(jù)傳輸時(shí)要進(jìn)行事務(wù)處理。除了傳輸數(shù)據(jù)包外,還要傳輸同步字段、包標(biāo)識(shí)字段、地址字段及循環(huán)冗余校驗(yàn)等總共83 bit,經(jīng)計(jì)算進(jìn)行1次完整傳輸,時(shí)間約為3.5μs。

當(dāng)FPGA接受到數(shù)據(jù)進(jìn)行處理后,發(fā)送到輸出端口,根據(jù)編寫(xiě)的程序及有限狀態(tài)機(jī)工作特點(diǎn),接受處理1個(gè)推力器指令在FPGA中所要運(yùn)行的時(shí)間為5個(gè)周期,FPGA時(shí)鐘選用USB內(nèi)部時(shí)鐘,工作頻率為48 MHz。因此,點(diǎn)燃1個(gè)推力器在FPGA中所需時(shí)間約為0.104μs,如果點(diǎn)燃100個(gè)推力器,則所需時(shí)間為0.104×100=10.4μs。

因?yàn)閁SB接口在進(jìn)行數(shù)據(jù)傳輸時(shí),FPGA已在進(jìn)行數(shù)據(jù)分析處理。因此,在點(diǎn)燃100個(gè)推力器時(shí),數(shù)據(jù)傳輸和尋址系統(tǒng)所需總時(shí)間為兩者中最大值,即約為10.4μs。

4.3.2 點(diǎn)火延遲時(shí)間分析

電阻橋絲加熱點(diǎn)火藥產(chǎn)生的點(diǎn)火延遲時(shí)間影響因素眾多,如點(diǎn)火電阻的設(shè)計(jì)、點(diǎn)火藥的選擇、隔熱結(jié)構(gòu)的設(shè)計(jì)及傳熱特性等。

在微推力器單元中,點(diǎn)火藥、薄膜電阻點(diǎn)火橋絲和SiO2層構(gòu)成了三明治結(jié)構(gòu),電阻橋絲是發(fā)熱元件?？砂腰c(diǎn)火藥和SiO2層看作2個(gè)一維半無(wú)界熱傳導(dǎo)體,電阻橋絲的生熱率作為2個(gè)物體公共邊界的對(duì)流邊界條件。

根據(jù)一維熱傳導(dǎo)模型以及邊界關(guān)系,經(jīng)推導(dǎo)得到點(diǎn)火藥邊界溫度變化函數(shù)[10]:

式中 ap、aSiO2分別為點(diǎn)火藥和SiO2的熱擴(kuò)散率;λp、λSiO2分別為點(diǎn)火藥和SiO2的熱傳導(dǎo)率。

點(diǎn)火藥發(fā)火溫度為573 K,點(diǎn)火電阻橋絲材料采用Pt,T0=273 K,RS=235Ψ,L=470μm,經(jīng)過(guò)計(jì)算,當(dāng)點(diǎn)火電壓U=30 V時(shí),點(diǎn)火時(shí)間僅為1.7ms,點(diǎn)火延遲時(shí)間為ms級(jí)。

經(jīng)過(guò)分析可知,電阻橋絲點(diǎn)燃點(diǎn)火藥的點(diǎn)火延遲時(shí)間是整個(gè)推力響應(yīng)的主要影響因素,數(shù)據(jù)傳輸和尋址系統(tǒng)所用時(shí)間可忽略不計(jì)。因此,對(duì)于以微型固體推力器陣列作為執(zhí)行機(jī)構(gòu)的皮納衛(wèi)星來(lái)說(shuō),尋址系統(tǒng)本身對(duì)推力響應(yīng)時(shí)間影響極小。

如果控制系統(tǒng)需提供大于100個(gè)推力器所產(chǎn)生的沖量或沖量矩時(shí),則需進(jìn)行分批點(diǎn)燃,每批推力器點(diǎn)火數(shù)量少于100個(gè),點(diǎn)火時(shí)間間隔由點(diǎn)火延遲時(shí)間決定。

5 結(jié)論

(1)運(yùn)用有限狀態(tài)機(jī)設(shè)計(jì)了FPGA程序,通過(guò)Slave FIFO模式,充分利用了USB2.0高速傳輸特性進(jìn)行通信,有效解決了對(duì)大規(guī)模的微型固體推力器陣列的快速尋址問(wèn)題。經(jīng)過(guò)仿真,能對(duì)100×100的推力器陣列中任意一個(gè)及多種組合的推力器尋址點(diǎn)火,快速有效,符合設(shè)計(jì)要求。

(2)提出了一種適用于大規(guī)模推力器陣列的點(diǎn)火電路設(shè)計(jì)思路,提高了點(diǎn)火可靠性,更具實(shí)用性。

(3)分析了點(diǎn)火延遲時(shí)間,對(duì)數(shù)據(jù)傳輸、FPGA程序執(zhí)行以及點(diǎn)火延遲進(jìn)行了分析。結(jié)果表明,設(shè)計(jì)的尋址系統(tǒng)延時(shí)很短,基本上可忽略不計(jì)。

[1] David H,Lewis Jr,et al.Digitalm icropropu lsion[J].Sensors and Actuators:Physical,2000,80(2):143-156.

[2] 張高飛,尤政,等.基于MEMS的固體推力器陣列[J].清華大學(xué)學(xué)報(bào),2004,44(11):1489-1490.

[3] Mueller J.Thrusteroptions for micros pacecraft:a review and evaluation of existing hardware and emerging technologies[R].AIAA 97-3058.

[4] Georg Grill mayer,Marc H irth.Development of an FPGA based attitude control system for a micro-satellite[R].AIAA 2006-6522.

[5] Fred C Briggs.Field progamm able gate array(FPGA)design strategies and applications[R].AIAA 2007-2958.

[6] Universal serial bus specification revision 2.0(DB/OL)[M].

[7] 薛圓圓.USB應(yīng)用開(kāi)發(fā)技術(shù)大全[M].北京:人民郵電出版社.

[8] Cypress.CY 7C 68013 data manual[M].2001(DB/OL).

[9] Cypress.CY 7C68013 technical reference manual[M].2001(DB/OL).

[10] 尤政,張高飛,等.MEMS固體化學(xué)推進(jìn)器設(shè)計(jì)與建模研究[J].光學(xué)精密工程,2005,13(2):121-122.