摘 要：介紹采用美國(guó)SMD公司的4M4CCD相機(jī)設(shè)計(jì)的空間成像系統(tǒng)的組成結(jié)構(gòu)，重點(diǎn)介紹基于CPLD的CCD相機(jī)數(shù)據(jù)存儲(chǔ)的時(shí)序設(shè)計(jì)。在設(shè)計(jì)中選用復(fù)雜可編程邏輯器件CPLD作為硬件設(shè)計(jì)平臺(tái)，采用硬件描述語(yǔ)言VHDL編程實(shí)現(xiàn)，產(chǎn)生CCD相機(jī)存儲(chǔ)所采集圖像數(shù)據(jù)的存儲(chǔ)器工作所需要的時(shí)序信號(hào)，在通過(guò)Max+PlusⅡ環(huán)境下進(jìn)行仿真驗(yàn)證后，設(shè)計(jì)的時(shí)序電路下載到CPLD器件中。經(jīng)CCD相機(jī)系統(tǒng)成像驗(yàn)證該設(shè)計(jì)滿足技術(shù)要求。

關(guān)鍵詞：CCD相機(jī)；CPLD；時(shí)序電路；VHDL

中圖分類號(hào)：TN386.5 文獻(xiàn)標(biāo)識(shí)碼：B 文章編號(hào)：1004373X(2008)1818202

Time Sequence Design of CCD Camera′s Data Memory Based on CPLD

CHEN Qi1，LI Luyao2

(1.Xi′an University of Arts and Science，Xi′an，710068，China;

2.Xi′an Institute of Optics and Precision Mechanics，Chinese Academy of Sciences，Xi′an，710068，China)

Abstract：CCD camera is one of the most widely used optic senser，space image system is designed by using 4M4CCD camera of SMD Company，the composition of system is introduced.Especially the time sequence design of CCD camera data memory.In the design，Complex Programmable Logic Device(CPLD) is chosen as the hardware design platform，writing program by adopting hardware describing language VHDL，producing the time sequence signal is provided for data memory ，time sequence generator successfully fulfilled system simulation with MAXplusII software and fitted into EPM7064．The result indicates that the design of time sequence generator can fit the technology demand.

Keywords：CCD camera;CPLD;time sequence circuit;VHDL

CCD即電荷耦合器件，CCD相機(jī)是用CCD探測(cè)器作為敏感器的光學(xué)遙感器^［1，2］。自20世紀(jì)70年代以來(lái)，空間CCD相機(jī)技術(shù)得到了飛速發(fā)展、并逐漸成熟，其廣泛應(yīng)用于空間軍事偵察、地球資源探測(cè)和測(cè)繪等領(lǐng)域，迅猛發(fā)展成為當(dāng)前應(yīng)用最廣泛的空間光學(xué)遙感器之一^［3］。按使用的CCD的類型不同，空間CCD相機(jī)可分為線陣推掃式CCD相機(jī)、面陣CCD相機(jī)和TDICCD相機(jī)。

可編程邏輯器件（PLD）是20世紀(jì)70年代ASIC設(shè)計(jì)的基礎(chǔ)上發(fā)展起來(lái)的一種新型邏輯器件。由于可以把傳統(tǒng)的電路設(shè)計(jì)通過(guò)編程下載到可編程邏輯器件中，這樣在開(kāi)發(fā)調(diào)試時(shí)，可編程邏輯器件的外圍電路以及電路板都可以保持不動(dòng)，既縮短了開(kāi)發(fā)周期又降低了設(shè)計(jì)制造成本，所以可編程邏輯器件越來(lái)越得到廣泛應(yīng)用。

本文介紹采用美國(guó)SMD公司的4M4CCD相機(jī)設(shè)計(jì)的空間成像系統(tǒng)的結(jié)構(gòu)和工作原理，并采用CPLD芯片設(shè)計(jì)提供CCD相機(jī)存儲(chǔ)所采集圖像數(shù)據(jù)的存儲(chǔ)器工作所需要的時(shí)序信號(hào)。經(jīng)過(guò)成像實(shí)驗(yàn)驗(yàn)證，該設(shè)計(jì)滿足技術(shù)要求。

1 成像系統(tǒng)結(jié)構(gòu)

采用美國(guó)SMD公司的4M4CCD相機(jī)設(shè)計(jì)的空間成像系統(tǒng)，其結(jié)構(gòu)框圖如圖1所示。

相機(jī)采用美國(guó)SMD公司的4M4CCD相機(jī)，它的像元數(shù)為：2 048×2 048，像元尺寸為：14 μm×14 μm。它采用單通道輸出數(shù)字圖像數(shù)據(jù)，采用RS 422接口協(xié)議，像元讀出速率為20 MHz/s，每個(gè)像元的數(shù)據(jù)為12 b。相機(jī)工作時(shí)，可通過(guò)RS 232串口對(duì)工作參數(shù)進(jìn)行初始設(shè)置或調(diào)整。

時(shí)序電路采用Altera公司的EPM7064S產(chǎn)生，4M4CCD相機(jī)輸出行同步HSY、場(chǎng)同步VSY和像元時(shí)鐘PCLK作為時(shí)序電路的輸入信號(hào)，產(chǎn)生輸出WR1和WSB信號(hào)分別控制鎖存器和緩存器SRAM，產(chǎn)生輸出RDS信號(hào)控制電子盤(pán)的寫(xiě)入。同時(shí)還產(chǎn)生一組地址用于控制SRAM的讀寫(xiě)。在對(duì)SRAM寫(xiě)入時(shí)它在相機(jī)的行、幀同步信號(hào)和像元時(shí)鐘信號(hào)的同步下工作，讀出時(shí)它由幀同步信號(hào)和讀出時(shí)鐘控制。單片機(jī)控制數(shù)據(jù)存儲(chǔ)的開(kāi)始和結(jié)束。

2 CPLD器件介紹

為了產(chǎn)生系統(tǒng)所用的時(shí)序，選用A1tera公司MAX7000系列的器件^{［4，5］}EPM7064S，它是Altera公司的高密度、高性能的CPLD^［6］，提供600~5 000可用門(mén)和ISP。引腳到引腳延時(shí)為5 ns，計(jì)數(shù)器的工作頻率可達(dá)178.6 MHz?？赏ㄟ^(guò)JTAG接口實(shí)現(xiàn)在線編程，內(nèi)置JTAG BST電路，具有集電極開(kāi)路特性。EPM7064S有64個(gè)宏單元和36或68個(gè)I/O輸入，其中包括4個(gè)專用輸入，它們能用作通用輸入，或作為每個(gè)宏單元和I/O引腳的高速的、全局的控制信號(hào)，即時(shí)鐘（Clock）、清除（Clear）和輸出使能（Output Enable）。

EPM7064S包含64個(gè)宏單元。每個(gè)宏單元有一個(gè)可編程的與陣列和固定的或陣，以及一個(gè)具有獨(dú)立可編程時(shí)鐘使能、清除和置位功能的可配置觸發(fā)器。每個(gè)宏單元可使用共享擴(kuò)展乘積項(xiàng)和高速并聯(lián)擴(kuò)展乘積項(xiàng)構(gòu)成復(fù)雜的邏輯函數(shù)。

EPM7064S包含1個(gè)可編程的保密位，當(dāng)該保密位被編程時(shí)，無(wú)法復(fù)制器件內(nèi)的設(shè)計(jì)信息。

Altera公司提供了Max+Plus Ⅱ軟件，它支持原理圖輸入、VHDL語(yǔ)言輸入等方式，還可以實(shí)現(xiàn)功能仿真、定時(shí)分析，使電路設(shè)計(jì)開(kāi)發(fā)更為方便靈活。

EPM7064S器件通過(guò)JTAG接口進(jìn)行在線編程。通過(guò)并口下載電纜ByteBlaster對(duì)器件進(jìn)行編程。ByteBlaster下載電纜具有與PC機(jī)并口相連的25針插座頭、與PCB板插座相連的10插頭和25針到10針的變換電路。

3 應(yīng)用EPM7064S實(shí)現(xiàn)CCD相機(jī)數(shù)據(jù)存儲(chǔ)的時(shí)序設(shè)計(jì)

采用EPM7064S實(shí)現(xiàn)CCD相機(jī)數(shù)據(jù)存儲(chǔ)的時(shí)序。CCD相機(jī)輸出信號(hào)有行同步HSY、場(chǎng)同步VSY和像元時(shí)鐘PCLK，輸出數(shù)據(jù)到一個(gè)容量為4 MB的存儲(chǔ)器中。其中HSY，VSY，PCLK信號(hào)作為EPM7064S器件的輸入，WSB和WR1信號(hào)作為輸出實(shí)現(xiàn)把數(shù)據(jù)寫(xiě)入4 MB存儲(chǔ)器的功能。

行同步HSY信號(hào)分為正程（高電平）和逆程（低電平），其中正程時(shí)間為2 052個(gè)PCLK時(shí)鐘周期，長(zhǎng)度為102.6 μs，逆程時(shí)間為188個(gè)PCLK時(shí)鐘周期，長(zhǎng)度為9.4 μs；場(chǎng)同步VSY信號(hào)正程時(shí)間包括37個(gè)PCLK時(shí)鐘周期和2 080個(gè)行同步HSY信號(hào)周期，長(zhǎng)度為232.961 85 ms；

像元時(shí)鐘PCLK信號(hào)的頻率為20 MHz；WR1信號(hào)控制CCD相機(jī)數(shù)據(jù)寫(xiě)入鎖存器；WSB信號(hào)在寫(xiě)使能信號(hào)的控制下，把CCD相機(jī)數(shù)據(jù)寫(xiě)入SRAM存儲(chǔ)器。時(shí)序圖如圖2所示。

設(shè)計(jì)中采用1個(gè)異步復(fù)位12位計(jì)數(shù)器、1個(gè)異步復(fù)位4位計(jì)數(shù)器、2個(gè)12位比較器和若干D觸發(fā)器來(lái)實(shí)現(xiàn)時(shí)序邏輯功能。采用VHDL語(yǔ)言編程序，利用Max+Plus Ⅱ軟件編譯仿真，通過(guò)并口下載電纜ByteBlaster對(duì)器件EPM7064S進(jìn)行編程下載實(shí)現(xiàn)時(shí)序設(shè)計(jì)^［7］。部分程序如下：

LIBRARY IEEE；

USE IEEE.STD_LOGIC_1164.ALL；

LIBRARY DATAIO；

USE DATAIO.STD_LOGIC_OPS.ALL；

ENTITY asyn_load_cnt IS；

PORT(clk，ce，reset，preset，load:IN STD_LOGIC；

d:IN STD_LOGIC_VECTOR(11 DOWNTO 0)；

q:BUFFER_STD_LOGIC_VECTOR(11 DOWNTO 0)；

END asyn_load_cnt；

ARCHITECTURE behavioral OF asyn_load_cnt IS

SIGNAL next_q: STD_LOGIC_VECTOR(11 DOWNTO 0) ；

BEGIN

next_q<=q+′1′；

PROCESS(clk，reset，preset，load，d)

BEGIN

FOR i IS q′EVENT LOOP

IF(reset=′1′)OR(load=′1′ AND d(i)=′0′)THEN q(i)<=′0′；

ELSIF(preset=′1′)OR(load=′1′ AND d(i)=′1′)THEN q(i)<=′1′；

ELSE(rising_edge(clk))THEN

IF(ce=′1′)THEN q<=next_q(i)；

END IF；

END IF；

END LOOP；

END PROCESS；

END behavioral；

4 仿真結(jié)果

然后下載到EPM7064得到產(chǎn)生驅(qū)動(dòng)時(shí)鐘信號(hào)，結(jié)果證明所設(shè)計(jì)的驅(qū)動(dòng)時(shí)序是正確的。

5 結(jié) 語(yǔ)

本文在分析空間成像系統(tǒng)的結(jié)構(gòu)的基礎(chǔ)上，采用可編程邏輯器件EPM7064在Max+PlusⅡ環(huán)境下設(shè)計(jì)CCD相機(jī)數(shù)據(jù)存儲(chǔ)的時(shí)序電路。并給出仿真波形圖，該設(shè)計(jì)有效的降低了設(shè)計(jì)成本和功耗，縮小了電路板的尺寸，經(jīng)過(guò)成像實(shí)驗(yàn)驗(yàn)證，滿足設(shè)計(jì)要求。

參 考 文 獻(xiàn)

［1］王慶有．圖像傳感器應(yīng)用技術(shù)［M］．北京：電子工業(yè)出版社，2003．

［2］陳世平.空間相機(jī)設(shè)計(jì)與試驗(yàn)\\.北京：宇航出版社，2003.

［3］劉國(guó)媛，李露瑤，張伯珩，等.CDS器件在TDICCD視頻信號(hào)處理中的應(yīng)用\\.光子學(xué)報(bào)，2000，29(1):8286.

［4］谷林，胡曉東，羅長(zhǎng)洲，等.基于CPLD的線陣CCD光積分時(shí)間的自適應(yīng)調(diào)節(jié)\\.光子學(xué)報(bào)，2002，31（12）：1 5331 537.

［5］張虎，李自田，汶德勝.一種多CCD系統(tǒng)時(shí)序產(chǎn)生方法\\.微計(jì)算機(jī)應(yīng)用，2002，23（5）：296298.

［6］宋萬(wàn)杰，羅豐，吳順軍.CPLD技術(shù)及其應(yīng)用\\.西安:西安電子科技大學(xué)出版社，1999.

［7］曾繁泰，陳美金.VHDL 程序設(shè)計(jì)\\.北京:清華大學(xué)出版社，2000.

作者簡(jiǎn)介 陳 琦 女，1973年出生，陜西人，碩士。主要從事空間相機(jī)的研究工作。在Max+Plus下仿真得到輸出波形如圖3所示。