摘 要：通過對電子產(chǎn)品電磁環(huán)境的分析，確定高速DSP系統(tǒng)中產(chǎn)生干擾的幾個主要原因；并針對這些原因，通過對高速DSP系統(tǒng)的多層板布局、DSP器件、電源、系統(tǒng)輸入/輸出接口布局以及PCB布線等方面進行分析，給出有效地降低DSP系統(tǒng)的干擾、提高電磁兼容性能的相關(guān)措施。這些技術(shù)從設(shè)計層次保證了高速DSP系統(tǒng)的有效性和可靠性。

關(guān)鍵詞：電磁兼容；DSP；抗干擾；PCB布線

中圖分類號：TP202+.1 文獻標(biāo)識碼：A 文章編號：1004373X(2008)1817404

Research of Electromagnetic Compatibility on High Speed DSP

ZHANG Yanyan

(Xi′an Institute of Post and Telecommunications，Xi′an，710072，China)

Abstract：According to the analysis of electromagnetism environment of electronic products，some reasons of electromagnetic compatibility (EMC) in high speed Digital Signal Processing (DSP) system are analyzed.The correlation techniques are given to effectively reduce the interference of DSP system，including multilayer design，DSP components distribution，power and Input/Output (I/O) interface distribution and PCB routing.These can ensure the validity and reliability of high speed DSP system at design levels.

Keywords：electromagnetic compatibility;DSP;antijamming;PCB routing

1 引 言

電子產(chǎn)品的印制電路板設(shè)計質(zhì)量不僅直接影響到可靠性和穩(wěn)定性，甚至是設(shè)計成敗的關(guān)鍵。因此，在設(shè)繪印制板圖時，除了要為電路中的元器件提供正確無誤的電氣連接外，還應(yīng)充分考慮印制板的電磁兼容以及抗干擾性。許多發(fā)達國家對電子產(chǎn)品有嚴(yán)格的電磁兼容標(biāo)準(zhǔn)，為了適應(yīng)這些要求，電子產(chǎn)品從板級設(shè)計開始就要充分的考慮到電子干擾^［13］。

隨著高速DSP技術(shù)的廣泛應(yīng)用，其相應(yīng)的高速DSP的PCB設(shè)計就顯得十分重要。在目前的DSP處理系統(tǒng)中，DSP處理器的工作頻率一般可以達到幾百兆赫茲，這樣微處理器的中斷線、控制線、復(fù)位線、A/D轉(zhuǎn)換電路等都非常容易受到干擾。因此設(shè)計一個穩(wěn)定、可靠的DSP系統(tǒng)，電磁兼容和抗干擾至關(guān)重要。

2 DSP干擾分析

2.1 電磁環(huán)境的組成

一般電子線路都是由電阻器、電容器、電感器、變壓器、有源器件和導(dǎo)線組成，當(dāng)電路中有電壓存在時，在所有帶電的元器件周圍都會產(chǎn)生電場，當(dāng)電路有電流流過時，在所有載流體的周圍都存在磁場。在高速PCB及系統(tǒng)設(shè)計中，高頻信號線、集成電路的引腳、各類接插件等都可能成為具有天線特性的輻射干擾源，能發(fā)射電磁波并影響其他系統(tǒng)或本系統(tǒng)內(nèi)其他子系統(tǒng)的正常工作。電磁干擾主要是傳導(dǎo)干擾和輻射干擾。傳導(dǎo)干擾是指通過導(dǎo)電介質(zhì)把一個電網(wǎng)絡(luò)上的信號耦合(干擾)到另一個電網(wǎng)絡(luò)。輻射干擾是指干擾源通過空間把其信號耦合(干擾)到另一個電網(wǎng)絡(luò)。因此電磁兼容性主要研究干擾源、耦合途徑和敏感設(shè)備三者之間的關(guān)系。下面簡單介紹電磁干擾模型。一個簡單的電磁干擾模型由3個部分組成：

電磁干擾源 包括微處理器、微控制器、靜電放電、傳送帶、瞬時功率執(zhí)行元件(機電式繼電器、開關(guān)電源、閃電等)；

耦合路徑 一條導(dǎo)線在一個由噪聲的環(huán)境中經(jīng)過，這條導(dǎo)線通過感應(yīng)將接收這個噪聲并且將它傳遞到電路的其余部分。在有共享負載(阻抗)的電路中也會發(fā)生耦合現(xiàn)象。

接收器 所有的電子電路都可以接收傳送的電磁干擾。在數(shù)字電路中，臨界信號最容易受到電子干擾的影響。這些信號包括復(fù)位、中斷和控制信號。模擬的低級放大器、控制電路和電源調(diào)整電路也容易受到噪聲的影響。

為了進行電磁兼容性設(shè)計并符合電磁兼容性標(biāo)準(zhǔn)，設(shè)計者需要將輻射(從產(chǎn)品中泄露的射頻能量)減到最小，增強接收器對輻射(進入產(chǎn)品中的射頻能量)的易感性和抗干擾能力。如圖1所示，發(fā)射和抗干擾都可以根據(jù)輻射和傳導(dǎo)的耦合分類。輻射耦合在高頻中十分常見，而傳導(dǎo)耦合在低頻中更為常見。

2.2 DSP系統(tǒng)產(chǎn)生的電磁干擾分析

高速DSP系統(tǒng)時鐘、復(fù)位、控制等線路的邊沿跳變非?？?，一般可以產(chǎn)生高達300 MHz的諧波干擾。因此，對于高速DSP系統(tǒng)而言，產(chǎn)生電磁干擾的主要原因有下面的幾個方面：

(1) 電源干擾

電源是DSP系統(tǒng)的主要干擾源，電源在向DSP系統(tǒng)供電的同時，也會通過電源線將噪聲加到DSP系統(tǒng)中。

(2) 空間耦合干擾

耦合干擾的原因是電流在通過導(dǎo)線時會產(chǎn)生變化的電磁場，此時臨近的導(dǎo)線中就會產(chǎn)生感應(yīng)電流，造成臨近線路信號的失真。這樣的干擾一般也成為串?dāng)_，它的強度一般取決于導(dǎo)線的類型和間隔、器件類型等。DSP系統(tǒng)中，信號線一般不和電源共地，信號線越靠近地線、信號線之間的距離越大，則產(chǎn)生的系統(tǒng)串?dāng)_就越小。

(3) DSP系統(tǒng)的輸入、輸出產(chǎn)生的干擾

輸入、輸出子系統(tǒng)會將噪聲帶入系統(tǒng)，可以使用光耦器件等電氣隔離的技術(shù)來減小干擾的影響。

3 DSP的電磁兼容設(shè)計

電磁兼容性是指電子設(shè)備在各種電磁環(huán)境中仍能夠協(xié)調(diào)、有效地進行工作的能力。電磁兼容性設(shè)計的目的是使電子設(shè)備能抑制各種外來的干擾，使電子設(shè)備在特定的電磁環(huán)境中能夠正常工作，同時又能減少電子設(shè)備本身對其他電子設(shè)備的干擾。本節(jié)就從PCB板級布局、DSP系統(tǒng)器件布局以及布線等方面的設(shè)計來減小高速DSP系統(tǒng)的干擾。

3.1 DSP多層板布局

在高速印刷電路板設(shè)計中，關(guān)鍵是要進行PCB疊層設(shè)計以對電路板信號線進行阻抗控制。在疊層設(shè)計中需要考慮的最基本內(nèi)容包括電源層、地層和高速信號層的分布。電路板的層數(shù)越多，高速信號層、地層、電源層的排列組合的種類也就越多。在選用時需要把握電源層和地層之間具有良好耦合的原則，以盡可能地降低二者之間的阻抗并增大電源層和地層的諧振頻率。在電力電子控制器DSP系統(tǒng)的PCB設(shè)計中采用的是4層的疊層設(shè)計，下面以4層為例進行說明。

對于一塊2 mm厚50 Ω線路阻抗控制的4層板，其常用的2種疊層設(shè)計方式如圖2所示(2種設(shè)計方式采用的距離參數(shù)相同)。為保證電源和地之間具有良好的耦合，如果大部分的高速信號在TOP 層走線，應(yīng)選用方式(a)；如果大部分的高速信號在BOTTOM層走線，應(yīng)選用方式(b)^{［4，5］}。

3.2 DSP系統(tǒng)器件布局設(shè)計

為了提高DSP的可靠性和穩(wěn)定性，元器件的布局設(shè)計十分重要。首先放置DSP，SRAM，F(xiàn)LASH以及CPLD等器件，然后放置其他集成電路器件，最后考慮輸入、輸出的I/O口放置。設(shè)計的時候應(yīng)精心的計算PCB板的大小，太大會引起阻抗的增加，降低抗噪聲的能力；太小則散熱可能有問題，特別對高速DSP，由于空間有限，線條間距離就收到限制，降低了抗干擾能力。下面主要探討器件布局需要注意的問題：

(1) 高速器件布局

在DSP系統(tǒng)中，DSP與FLASH，SRAM間傳輸?shù)闹饕歉咚俚臄?shù)字信號，因此它們之間的距離應(yīng)盡可能的小，連線為直接連接，而且長度也要盡可能的短。

(2) 時鐘布局設(shè)計

時鐘信號對整個DSP系統(tǒng)是至關(guān)重要的，然而DSP系統(tǒng)的時鐘輸入信號很容易受到干擾，因此要始終保證時鐘產(chǎn)生器盡量接近DSP芯片，走線應(yīng)盡可能的短，同時時鐘晶體振蕩器的外殼最好接地。

(3) 去耦布局設(shè)計

去耦電容的主要功能就是提供一個局部的直流開關(guān)有源器件，以減少開關(guān)噪聲在PCB板上的傳播并將噪聲引導(dǎo)到地。在高速DSP的設(shè)計中，應(yīng)該注意：

① 為了減小IC芯片上的電源電壓瞬時過沖，IC芯片一般要使用去耦電容。該措施不但可以有效的消除電源上毛刺對系統(tǒng)的影響，而且還可以減少PCB板上電壓環(huán)路產(chǎn)生的反射。

② 去耦電容一般為旁路電容的1/1 000~1/100，應(yīng)盡量的靠近IC芯片。

③ 去耦電容一般使用陶瓷電容，其值取決于最快信號的上升時間和下降時間，比如對一個33 MHz的時鐘信號，可以使用4.7~100 nF的電容。

(4) 電源布局設(shè)計。根據(jù)上節(jié)的討論可知，電源是高速DSP系統(tǒng)的主要干擾源，因此在設(shè)計的時候要充分地考慮電磁兼容設(shè)計，使用旁路電容和去耦電容來盡量減小電源對高速DSP系統(tǒng)的影響。比如一個電壓的輸出系統(tǒng)，如圖3所示，0.1 μF的去耦電容可以避免內(nèi)在的振動和過濾高頻噪聲，100~470 μF的旁路電容減少電壓輸出的脈動。

(5) 微控制電路的布局設(shè)計。在很多高速DSP系統(tǒng)中，可能用到高速的微控制電路MCU，因此應(yīng)該認真地進行MCU的電路設(shè)計和PCB布線以減少潛在的電磁兼容問題。在MCU的布局設(shè)計中，主要考慮的技術(shù)包括：

① I/O引腳布局。一般來講引腳都是高阻輸入或者混合輸入/輸出，高阻輸入容易引起噪聲的影響，一個非內(nèi)部終端的輸入引腳需要有高阻抗(輸入10 kΩ)連接每個引腳到地或者供電電平，以確保一個可知的邏輯狀態(tài)。未連接的輸入引入腳通常浮動在供電電平的中值周圍。

② 中斷口引腳。由于中斷對微控制器的操作有影響，因此它是最敏感的引腳之一，為了確保與中斷請求引腳的任何連線都有瞬時的靜電釋放保護，在中斷請求連線上應(yīng)該連接一個雙向二極管或金屬化的電阻，同時它們還能起到減少過充和阻尼振蕩的作用。

③ 復(fù)位引腳布局。由于電源電壓在上升到MCU的工作電壓的時候晶振的穩(wěn)定需要一段時間，因此在復(fù)位引腳上需要接一個時延電路，可以使用二極管來鉗住復(fù)位引腳電容，其優(yōu)點是可以防止供電電壓超高以及在斷電時能令電容迅速放電。

3.3 布線設(shè)計

合理的PCB布線也是設(shè)計一個穩(wěn)定、可靠高速DSP系統(tǒng)的一個關(guān)鍵的步驟。布線采用一些措施和技巧可以有效地提高高速DSP系統(tǒng)的電磁兼容能力。下面是幾個需要注意的技術(shù)^［6］：

(1) 時鐘源的設(shè)計

為減小高頻時鐘信號的干擾，盡可能選用滿足系統(tǒng)要求的最低頻率時鐘。新型DSP TMS320F2812提供內(nèi)部鎖相環(huán)倍頻技術(shù)，最高可以實現(xiàn)5倍的倍頻頻率。內(nèi)部時鐘最高可達150 MHz，因此，外部最低可以采用30 MHz的時鐘源。在布局時，時鐘源盡可能靠近DSP器件，以縮短傳輸線長度走線盡量短，以減少噪聲干擾及分布電容的影響。當(dāng)實際難以實現(xiàn)時，可用地線將時鐘信號線進行“包地”處理。

在設(shè)計中，選用30 MHz有源晶振，其外殼接地，并采用SN74LVC14G進行電平轉(zhuǎn)換。同時對于時鐘源還采用鐵氧體磁環(huán)和電容器構(gòu)成的濾波器進行電源濾波，以及RC濾波電路對輸出時鐘信號進行濾波。

在給定的頻率范圍內(nèi)，器件產(chǎn)生的能量越少，輻射的噪聲就越小。對于高速器件，其跳變時間更短，這意味著它在高頻范圍內(nèi)有更多的能量，也就是說會產(chǎn)生更多的噪聲。因此，在系統(tǒng)設(shè)計中，器件的選擇很重要。如果系統(tǒng)要求的速度很高，則必須用速度足夠高的器件，為此可能需要做出額外的努力以滿足EMI。但是如果更低速度的器件可以滿足系統(tǒng)的要求，就沒有必要用更高速的器件。

(2) 選擇合理的導(dǎo)線寬度

PCB 導(dǎo)線的最小寬度主要由導(dǎo)線與絕緣基板間的粘附強度和流過它們的電流值決定。當(dāng)銅箔厚度為50.8 μm、寬度為1 016～1 524 μm時，通過2 A的電流溫度低于3 ℃因此導(dǎo)線寬度為1 524 μm可滿足要求。對于數(shù)字電路，通常選203.2～304.8 μm導(dǎo)線寬度。當(dāng)然，只要允許還是盡可能用寬線。由于采用電源層和地層，所以不存存電源線和地線的寬度問題。整板范圍一般可以取254 μm左右。

導(dǎo)線的最小間距主要由最壞情況下的線間絕緣電阻和擊穿電壓決定。對于數(shù)字電路，在工藝允許的情況下，可使間距小至127～203.2 μm。印制導(dǎo)線拐彎處一般取圓弧形，而直角或夾角在高頻電路中會影響電氣性能。此外用大面積銅箔時，應(yīng)選用柵格形狀。

(3) DSP的布線

對于高速的DSP為了保證信號的完整性和高速信號參考平面的連續(xù)性，布線的時候需要做蛇行走線處理，如圖4所示。在需要做平面分割的時候，盡量不要讓高速線跨不連續(xù)的平面，如果不得不夸，則應(yīng)該使用夸平面電容。

當(dāng)信號間的距離是線寬的3倍的時候，其產(chǎn)生串?dāng)_的概率就降低為25％，這樣就可以滿足電磁兼容的要求，因此在走高速線的時候，應(yīng)該注意線距，如圖4所示。

(4) 地線的布線

在電子設(shè)備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結(jié)合起來使用，可解決大部分干擾問題。接地技術(shù)的目標(biāo)是最小化接地阻抗，從此減少從電路返回到電源之間的接地回路的電勢。

① 正確選擇單點接地與多點接地。對于高速DSP系統(tǒng)，當(dāng)信號工作頻率大于10 MHz時，地線阻抗變得很大，此時應(yīng)盡量降低地線阻抗，應(yīng)采用就近多點接地，適宜采用多點串聯(lián)接地，地線應(yīng)短而粗，高頻元件周圍盡量布置柵格狀大面積接地銅箔。

② 將數(shù)字電路與模擬電路分開，電路板上既有高速邏輯電路，又有線性電路，應(yīng)使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。

③ 盡量加粗接地線。若接地線很細，接地電位則隨電流的變化而變化，致使電子設(shè)備的定時信號電平不穩(wěn)，抗噪聲性能變壞。因此應(yīng)將接地線盡量加粗，使它能通過3倍于印制線路板的允許電流。如有可能，接地線的寬度應(yīng)大于3 mm。

(5) 電源的布線設(shè)計

電源是高速DSP系統(tǒng)中的最重要的部分。由于DSP系統(tǒng)中有多種數(shù)字和模擬器件，其使用的電源也就有多種，所以應(yīng)該對電源層進行分割，使相同電源特性的器件分割在同意區(qū)域，可以就近連接到電源層。一般，1 mm的線寬可以保證1 A的電流，而直徑為0.4 mm過孔也可以通過1 A的電流，所以對于DSP系統(tǒng)，電源線寬度大于0.5 mm(20 mil)就可以滿足要求?？紤]到電磁輻射防護應(yīng)注意到下面的幾點：

① 用旁路電容限制PCB板上交流電流的泄漏；

② 布線靠近，減小電磁輻射的面積；

③ 在電源線上串接共模扼流圈，抑制共模電流。

(6) 輸入/輸出口布線設(shè)計

輸入、輸出線應(yīng)該避免相鄰、平行，以避免產(chǎn)生反射干擾。相鄰層的布線應(yīng)相互垂直，避免產(chǎn)生耦合。同時，最好把各自參考平面的不同區(qū)域分割開，使得不同的I/O信號不會相互產(chǎn)生干擾。

4 結(jié) 語

本文通過對電子產(chǎn)品電磁環(huán)境的分析，確定高速DSP系統(tǒng)中產(chǎn)生干擾的主要原因，并針對這些原因，通過對高速DSP系統(tǒng)的多層板布局、器件布局以及PCB布線等方面進行分析，給出有效降低DSP系統(tǒng)的干擾、提高電磁兼容性能的措施。從設(shè)計層次保證了高速DSP系統(tǒng)的有效性和可靠性。

高速電路設(shè)計是一個非常復(fù)雜的設(shè)計過程，更進一步可以采用專用的高速電路布線算法和電磁兼容(EMC)/電磁干擾(EMI)分析軟件應(yīng)用來分析和發(fā)現(xiàn)問題。

參 考 文 獻

［1］Martin O′Hara.EMC at Component and PCB Level.Newnes，1998.

［2］Mark I Montrose.Printed Circuit Board Design Techniques for EMC Compliance.IEEE Press Series，2000.

［3］Trends in EMC Testing of Household Appliances，Schaffner Application Note，SAN014.

［4］曾峰.印刷電路板(PCB)設(shè)計與制作\\.2版.北京:電子工業(yè)出版社，2005.

［5］顧海洲，馬雙武.PCB電磁兼容技術(shù)設(shè)計實踐\\.北京:清華大學(xué)出版社，2004.

［6］高速PCB設(shè)計指南之DSP系統(tǒng)的降噪技術(shù)\\.中國SMD資訊網(wǎng)SMD工程師互動社區(qū)，2008.

［7］張燕燕.PCB級的電磁兼容性設(shè)計研究\\.西安:西安郵電學(xué)院學(xué)報，2007，12(3):8690.

［8］俞斌，賈雅瓊.基于DSP的語音信號處理系統(tǒng)中的抗干擾技術(shù)\\.國外電子元器件，2006(10):3032.

作者簡介 張燕燕 女，工程師，西安郵電學(xué)院通信工程系基礎(chǔ)實驗室。研究的方向為FPGA，高速PCB布線，電磁兼容等。