摘 要：針對SDRAM操作繁瑣的問題，在對SDRAM存儲器和全頁突發(fā)式操作進行研究的基礎(chǔ)上，提出一種簡易SDRAM控制器的設(shè)計方法。該設(shè)計方法充分利用全頁式高效率存取的優(yōu)點，對SDRAM進行配置、全頁突發(fā)式讀寫時，操作方便。在實現(xiàn)SDRAM的快速批量存儲方面，具有良好的應(yīng)用價值。

關(guān)鍵詞：SDRAM；全頁突發(fā)式操作；狀態(tài)機；FPGA

中圖分類號：TP274 文獻標識碼：B 文章編號：1004373X(2008)1601803

Elegant Design Approach of SDRAM Controller

LIN Zhihuang，XIE Mei

(School of Electronic Engineering，University of Electronic Science and Technology of China，Chengdu，610054，China)

Abstract：An elegant approach to SDRAM controller design is presented in this paper.Based on the deep research into SDRAM memory and full page burst operation，this novel technique addresses the problem caused by the complicated manipulations for SDRAM.By means of making full use of the advantage of full page burst operation in highefficiency access，simplified manipulations for SDRAM configuration and full page burst access are obtained.The design ideas discussed in this paper are well applicable to implementing high speed，highcolumn SDRAM access.

Keywords：SDRAM;full page burst operation;finite state machine;FPGA

在基于FPGA的系統(tǒng)中，因FPGA 本身內(nèi)部的RAM空間有限，常需要與外部較大容量的高速存儲器配合使用。而在各種隨機存儲器件中，SDRAM的價格低廉、密度高、數(shù)據(jù)讀寫速度快的優(yōu)點，是比較理想的選擇。但由于SDRAM的控制邏輯比較復(fù)雜、時序要求高等特點，使用很不方便，這就要求設(shè)計一種簡單易操作的軟核，以方便開發(fā)者對SDRAM操作控制。為此，本文提出一種基于FPGA的SDRAM控制器的軟核設(shè)計方法，實現(xiàn)全頁突發(fā)式讀寫，從而使對SDRAM的快速存取操作變得非常方便。

1 SDRAM簡介

1.1 SDRAM的特點

SDRAM器件的管腳分為控制信號、地址和數(shù)據(jù)3類。一般情況下SDRAM中包含2~4個BANK，每個BANK的存儲單元是按行和列尋址的。SDRAM相對于其他存儲器件有以下幾個工作特性：

(1) 需要配置SDRAM的模式寄存器以決定著SDRAM的工作模式，該工作模式規(guī)定了突發(fā)長度、突發(fā)傳輸方式、CAS延遲時間、運行模式等；

(2) SDRAM地址線復(fù)用，由行地址和列地址共同組成一個完整的訪問地址；

(3) 需要有定時的刷新周期以避免數(shù)據(jù)丟失；

(4) 對SDRAM的具體控制命令由一些專用控制引腳完成。CS，RAS，CAS和WR在時鐘上升沿時的狀態(tài)決定具體操作動作。

1.2 全頁突發(fā)式操作

要充分利用SDRAM的性能，提高讀寫SDRAM的速度，在進行大量的數(shù)據(jù)存儲與讀取時，全頁突發(fā)式操作是個良好的選擇。所謂的突發(fā)動作是指從內(nèi)存中連續(xù)的地址讀寫有限的數(shù)據(jù)，在一個SDRAM設(shè)備的頻率周期中，可以讀寫與時鐘個數(shù)近似等量的數(shù)據(jù)。

操作時BANK 激活后可以進行存儲器訪問。存儲器讀寫命令鎖存列地址，寫操作可以單周期完成，讀操作的數(shù)據(jù)在延遲CL(CAS Latency)個周期后才輸出到總線。隨機讀單個數(shù)據(jù)所需周期數(shù)至少為1+CL。因此，隨機讀操作會大大降低系統(tǒng)效率。雖然單指令多輸出的突發(fā)讀數(shù)據(jù)輸出仍要延遲CL個周期，但由于一次突發(fā)最多可以到連續(xù)的整頁存儲空間。對于列寬度為9的SDRAM存儲器，整頁輸出的總周期數(shù)為512+CL。平均單個數(shù)據(jù)所需周期 (512+CL)/512.1對系統(tǒng)效率的降低幾乎可以忽略。整頁訪問需要較大容量高速緩存和復(fù)雜的控制邏輯以保持較高隨機訪問命中率，設(shè)計過程中有嚴格的時序要求。

2 系統(tǒng)總體設(shè)計框圖和狀態(tài)轉(zhuǎn)移圖

2.1 系統(tǒng)模塊的設(shè)計

SDRAM控制器與外部FPGA主控制器及SDRAM器件的接口示意圖由圖1給出，控制器左右端接口信號分別為與FPGA主控制器和SDRAM 器件對應(yīng)管腳相連的信號，右端信號為SDRAM器件的常用信號，此處不做多余介紹。控制器左端的接口信號為與FPGA 主控制器相連的系統(tǒng)控制接口信號，其中，CS為模塊使能信號；CLK為系統(tǒng)時鐘信號；RESETN為復(fù)位信號；READN為讀信號；WRITEN為寫信號；CONFIGN為配置信號；ACK為系統(tǒng)反饋信號；ADDR為系統(tǒng)給出的SDRAM 地址總線信號；LENGTH為突發(fā)讀寫的數(shù)據(jù)長度；DATAIN 是系統(tǒng)用于寫入SDRAM的數(shù)據(jù)總線信號；DATAOUT 是系統(tǒng)用于讀出SDRAM的數(shù)據(jù)信號；DM為數(shù)據(jù)掩模信號。

在FPGA平臺上設(shè)計的SDRAM控制器主要由3個模塊組成，包括系統(tǒng)控制模塊、刷新模塊、數(shù)據(jù)通路模塊。

(1) 系統(tǒng)控制模塊檢測FPGA主控制器產(chǎn)生的控制信號，對配置請求、刷新請求和讀寫請求進行仲裁，產(chǎn)生配置響應(yīng)、刷新響應(yīng)和讀寫響應(yīng)，進而產(chǎn)生不同的接口控制接口命令和存儲器訪問地址等，以對SDRAM器件進行相應(yīng)的操作；

(2) 刷新控制模塊產(chǎn)生周期性的刷新命令請求。該模塊計數(shù)器的值根據(jù)所用的SDRAM器件參數(shù)進行設(shè)定，根據(jù)不同的SDRAM固化的不同的值。當計數(shù)器減至0時，會產(chǎn)生一個刷新請求信號REFREQ，當系統(tǒng)控制模塊接收對該信號做出響應(yīng)并執(zhí)行刷新操作后，該模塊會接收到一個反饋信號ACK以啟動計數(shù)器重新開始計數(shù)；

(3) 數(shù)據(jù)通路模塊則用于控制數(shù)據(jù)的以恰當?shù)臅r序進行有效輸入輸出。 該模塊為FPGA主控制器和SDRAM器件之間提供了數(shù)據(jù)通道。當突發(fā)式寫操作狀態(tài)時，數(shù)據(jù)由DATAIN總線進入模塊；當突發(fā)式讀操作狀態(tài)時，由DATAOUT總線輸出。

2.2 系統(tǒng)狀態(tài)轉(zhuǎn)移圖

SDRAM控制器設(shè)計的狀態(tài)機比較復(fù)雜，這里將狀態(tài)機簡化為5個主要的狀態(tài)如圖2所示：空閑狀態(tài)、配置狀態(tài)、自我刷新狀態(tài)、突發(fā)式讀操作狀態(tài)和突發(fā)式寫操作狀態(tài)。系統(tǒng)上電后，進入空閑狀態(tài)。通常情況下，在具體操作SDRAM時，首先進行初始化配置，即寫模式寄存器，以便確定SDRAM的CAS潛伏期、突發(fā)傳輸模式、突發(fā)長度等工作模式。系統(tǒng)檢測到CONFIGN信號拉低時，進入配置狀態(tài)，當配置完成時，以ACK信號的形式反饋配置完成信息CfgEnd，F(xiàn)PGA主控制器接收到ACK信號后，拉高CONFIGN信號，停止對SDRAM的配置。

2.3 系統(tǒng)突發(fā)式讀寫操作時序設(shè)計

系統(tǒng)對SDRAM器件的突發(fā)式讀寫操作方面，先討論突發(fā)式讀操作，當系統(tǒng)控制模塊檢測到讀命令rCmd時，即檢測到READN信號為低電平時，系統(tǒng)狀態(tài)開始進入突發(fā)式讀狀態(tài)，先發(fā)出BANK激活命令(ACTIVE)，并鎖存相應(yīng)的BANK地址和行地址。等待大于tRCD(RAS到CAS的延遲值)時鐘后，發(fā)出讀命令。tCL(CAS延遲值)時鐘周期后，讀出數(shù)據(jù)依次出現(xiàn)在數(shù)據(jù)總線上。在讀操作的最后，又等待tRP個時鐘周期，向SDRAM發(fā)出預(yù)充電(PRECHARGE)命令以關(guān)閉已經(jīng)激活的頁。系統(tǒng)突發(fā)式讀操作的狀態(tài)轉(zhuǎn)移圖如圖3所示。

突發(fā)式寫操作要稍微簡單些，系統(tǒng)控制模塊檢測到寫命令wCmd時，即檢測到WRITEN信號為低電平時，系統(tǒng)狀態(tài)開始進入突發(fā)式寫狀態(tài)，先發(fā)出BANK激活命令，同時驅(qū)動寫地址到總線上。等待大于tRCD個時鐘周期后，發(fā)出寫命令，同時驅(qū)動第一個寫數(shù)據(jù)到數(shù)據(jù)總線DQ上。寫操作完以后，等待tRP個時鐘周期，向SDRAM發(fā)出預(yù)充電命令以關(guān)閉已經(jīng)激活的頁。系統(tǒng)突發(fā)式寫操作的狀態(tài)轉(zhuǎn)移圖如圖4所示。

在全頁式突發(fā)式讀寫模式下，一般采用預(yù)充電結(jié)束一次突發(fā)式讀寫操作，而且可以通過系統(tǒng)控制模塊產(chǎn)生的使能信號OE控制數(shù)據(jù)路徑模塊的數(shù)據(jù)的輸入/輸出。同時，在設(shè)計的狀態(tài)轉(zhuǎn)移的過程中，必須仔細考慮控制信號、數(shù)據(jù)總線和地址總線等的時序問題。

3 實現(xiàn)及應(yīng)用

該設(shè)計方法采用VerilogHDL 語言實現(xiàn)代碼，已通過ModelSim進行了功能仿真，并在Altera公司的FPGA Cyclone EP1C6Q240C8和HINIX公司的HY57V561620C SDRAM存儲芯片上得到應(yīng)用，在硬件電路上工作良好，能夠使用SDRAM作為FPGA的擴展存儲空間。在Quartus Ⅱ環(huán)境下編譯綜合，僅占用241個邏輯單元。

4 結(jié) 語

硬件開發(fā)語言由于其靈活性和可移植性強等特點，很大程度上減少了集成電路的設(shè)計風險，同時也縮短了開發(fā)周期。VerilogHDL由于其簡單、直觀并富有效率，成為數(shù)字系統(tǒng)設(shè)計者的首選語言。本文介紹的SDRAM控制器，基本思想是將SDRAM繁瑣的操作簡單化，實現(xiàn)SDRAM的快速讀寫操作，很大程度上方便了SDRAM存儲器件的使用。

參 考 文 獻

［1］Altera Inc.SDR SDRAM Controller While Paper［Z］.Altera Company，2003.

［2］Michael Ciletti D.Verilog HDL高級數(shù)字設(shè)計［M］.張雅綺，李鏘，譯.北京:電子工業(yè)出版社，2005.

［3］沙燕萍，曾烈光.SDRAM接口的VHDL設(shè)計［J］.計算機應(yīng)用，2000(6):2324.

［4］郭芳，熊余.DDR SDRAM在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用\\.現(xiàn)代電子技術(shù)，2007，30(24):4748，54.

作者簡介 林志煌 男，1983年出生，福建莆田人，電子科技大學(xué)碩士研究生。研究方向為FPGA和DSP的開發(fā)和應(yīng)用。

解 梅 女，1955年出生，四川成都人，電子科技大學(xué)博士生導(dǎo)師。研究方向為圖像處理。