摘 要：提出了一種基于FPGA的多路增量編碼器測(cè)角電路設(shè)計(jì)方案，它主要由4倍頻電路、方向判別電路和計(jì)數(shù)電路組成。計(jì)數(shù)采用單時(shí)鐘，能輸出表示光電編碼器位置的12位數(shù)字量和旋轉(zhuǎn)方向指示電平。整個(gè)電路設(shè)計(jì)在Altium Designer 6.0軟件環(huán)境下由電路圖和VHDL編程混合輸入，采用Xilinx公司的XC25300E-6PQ208C型芯片進(jìn)行仿真驗(yàn)證。仿真和實(shí)現(xiàn)結(jié)果驗(yàn)證了該方案可應(yīng)用于高轉(zhuǎn)速下的多路測(cè)角系統(tǒng)。

關(guān)鍵詞：光電編碼器；4倍頻；方向判別；FPGA

中圖分類號(hào)：TM41文獻(xiàn)標(biāo)識(shí)碼：B文章編號(hào)：1004373X(2008)1917503

Angle Measurement Circuit Design for Multi-channel Incremental

Photoelectric Encoder Based on FPGA

FENG Xi1，2， LIANG Yanbing1， ZHANG Tao1，2

(1.Xi′an Institute of Optics and Precision Mechanics，Chinese Academy of Sciences，Xi′an，710119 China;

2.Graduate School，Chinese Academy of Sciences，Beijing，100039，China)

Abstract：

A design scheme of angle measurement circuit for multi-clannel incremental encoder based on FPGA is interoduced，which is composed of 4 multiple frequency，direction-judgment and counter circuit.The circuit produces 12 bit digital signals for angles and one signal for direction.The design is completed in Altium Designer 6.0 with both schematic document and VHDL program as input.The simulation is based on chip XC25300E-6PQ208C of Xilinx Company.The design can meet the high speed rotation requirements，which can be validated through the simulation waveforms and experiment results，it is feasible.

Keywords：photoelectric encoder;4 multiple frequency;direction-judgment;FPGA

1 引 言

光電編碼器是一種高精度的角位置測(cè)量傳感器。它是由高精度計(jì)量圓光柵盤和光電檢測(cè)裝置組成，其原理示意圖如圖1所示。當(dāng)電動(dòng)機(jī)旋轉(zhuǎn)時(shí)，光柵盤與電動(dòng)機(jī)一起旋轉(zhuǎn)，光敏元件接受透過(guò)光柵的光，通過(guò)光電轉(zhuǎn)換，將輸入的角位置信息轉(zhuǎn)換成相應(yīng)的數(shù)字脈沖，并可與計(jì)算機(jī)或其他顯示裝置相連接，實(shí)現(xiàn)數(shù)字測(cè)量與數(shù)字控制。目前光電編碼器已經(jīng)普遍應(yīng)用在雷達(dá)、光電經(jīng)緯儀、地面指揮儀、機(jī)器人、數(shù)控機(jī)床和高精度閉環(huán)調(diào)速系統(tǒng)等諸多領(lǐng)域［1］。

通常，根據(jù)形成脈沖代碼的方式不同，光電編碼器分為絕對(duì)式和增量式兩大類，二者最大的區(qū)別在于碼盤。絕對(duì)式光電編碼器一般采用二進(jìn)制碼盤，如圖2所示。碼盤上沿徑向有若干同心碼道，每條道上由透光和不透光的扇形區(qū)相間組成。每一分辨率區(qū)間對(duì)應(yīng)惟一的二進(jìn)制數(shù)。它具有可以直接讀出角度、沒(méi)有累計(jì)誤差、電源切除后位置信息不丟失、固定零點(diǎn)、抗干擾能力強(qiáng)的優(yōu)點(diǎn)。但碼盤的制造工藝復(fù)雜，精度越高需要越復(fù)雜的碼盤，不易實(shí)現(xiàn)小型化。增量式光電編碼器的碼盤如圖3所示，其刻線間距均一，對(duì)應(yīng)每一個(gè)分辨率區(qū)間，可輸出一個(gè)增量脈沖，因此，增量式光電編碼器輸出的是A、B、Z三列脈沖，其中A、B兩列脈沖占空比為1∶1，相位相差90°，用來(lái)實(shí)現(xiàn)鑒相和計(jì)數(shù)；Z是復(fù)位脈沖，每旋轉(zhuǎn)一圈出現(xiàn)一個(gè)脈沖，作為清零信號(hào)。對(duì)輸出脈沖設(shè)計(jì)輔助計(jì)數(shù)和接口電路便可以實(shí)現(xiàn)位置的測(cè)量。增量式編碼器的優(yōu)點(diǎn)是易于實(shí)現(xiàn)小型化，響應(yīng)迅速，結(jié)構(gòu)簡(jiǎn)單。

本文介紹一種新的數(shù)字電路實(shí)現(xiàn)方法，完成增量式光電編碼器的角位置測(cè)量。該電路完成4倍頻、鑒相和計(jì)數(shù)功能，計(jì)數(shù)模塊使用單脈沖，與其他采用雙脈沖計(jì)數(shù)［4］有所不同，具有不丟步、工作狀態(tài)穩(wěn)定、適用于電機(jī)高轉(zhuǎn)速下測(cè)角的良好特性。

2 數(shù)字電路框圖

由于高轉(zhuǎn)速時(shí)輸出的A、B脈沖會(huì)很密集，如果用微處理器計(jì)數(shù)需要多次中斷，效率較低且容易漏計(jì)，故適宜使用數(shù)字電路實(shí)現(xiàn)；同時(shí)考慮到設(shè)計(jì)需要對(duì)三路測(cè)角輸入進(jìn)行處理，采用FPGA實(shí)現(xiàn)會(huì)更快速穩(wěn)定、集成度高，且使設(shè)計(jì)容易模塊化和移植；并且，F(xiàn)PGA能夠提供統(tǒng)一的時(shí)鐘clk，不僅可以使得倍頻的延遲時(shí)間（即計(jì)數(shù)時(shí)鐘cp）具有相同的寬度，而且能夠同步整個(gè)電路。因此基于FPGA設(shè)計(jì)是個(gè)很好的選擇。

電路的輸入是三組脈沖信號(hào)，每一組的處理方法相同，這里只介紹其中一組。總體功能框圖如圖4所示。

3 數(shù)字電路的各功能模塊介紹

3.1 4倍頻電路

A、B脈沖的頻率與電機(jī)轉(zhuǎn)速相關(guān)，是時(shí)刻在變的，所以采用鎖相環(huán)電路進(jìn)行倍頻復(fù)雜費(fèi)時(shí)，可以用更簡(jiǎn)單的方法，即在A和B的上升沿和下降沿均產(chǎn)生脈沖，實(shí)現(xiàn)4倍頻。基本原理是延遲同一信號(hào)取反后所得信號(hào)與原信號(hào)相異或，波形圖如圖5所示，倍頻電路原理圖如圖6所示。由于延遲采用統(tǒng)一時(shí)鐘控制，和以往采用R、C延遲相比，脈沖寬度可以取得一致。

3.2 鑒相電路

當(dāng)A超前B 90°相位時(shí)，電機(jī)正轉(zhuǎn)，輸出高電平；當(dāng)B超前A 90°相位時(shí)，電機(jī)反轉(zhuǎn)，輸出低電平。波形圖如圖7所示，對(duì)應(yīng)的電路原理圖如圖8所示。輸出信號(hào)updn除作為計(jì)數(shù)器加減功能的判斷信號(hào)外，也可單獨(dú)引出來(lái)作為他用。

從波形圖中可以看出，轉(zhuǎn)換方向后的第一個(gè)c上升沿觸發(fā)時(shí)仍在做加運(yùn)算，第二個(gè)c上升沿觸發(fā)時(shí)正常。由于用作計(jì)數(shù)的cp是在上升沿有效，cp上升沿對(duì)應(yīng)c的下降沿，因此第二個(gè)cp以后都是做減運(yùn)算；同理，從反轉(zhuǎn)到正轉(zhuǎn)時(shí)，第一個(gè)cp是做減運(yùn)算，第二個(gè)cp以后都做加運(yùn)算。這樣來(lái)回改變轉(zhuǎn)向的情況下，二者相抵消，不影響位置的確定。

3.3 計(jì)數(shù)電路

光電編碼器是1 000線，4倍頻后一圈有4 000個(gè)cp，精度為0.09°，輸出位置信號(hào)為12位。電路設(shè)計(jì)是在Altium Designer 6.0下采用原理圖和VHDL編程混合輸入，編譯仿真完成的。計(jì)數(shù)部分使用3個(gè)同步置數(shù)的16進(jìn)制加、減計(jì)數(shù)器級(jí)聯(lián)。原理圖如圖9所示。需要指出：計(jì)數(shù)范圍是0～3999。遇到清零z信號(hào)后，當(dāng)正向轉(zhuǎn)動(dòng)時(shí)，置數(shù)0，反向轉(zhuǎn)動(dòng)時(shí)，置數(shù)為3999＝（1111 1001 1111）2。因此置數(shù)端信號(hào)可以從updn信號(hào)引過(guò)來(lái)即:D11D10D9D8D7D6D5D4D3D2D1D0=(/updn/updn/updn/updn/updnupdnupdn/updn/updn/updn/updn/updn)。

3.4 鎖存電路與輸出

計(jì)數(shù)模塊輸出的位置數(shù)據(jù)要先存入鎖存器，再向外傳輸，以保證讀出數(shù)據(jù)穩(wěn)定，避免時(shí)序錯(cuò)誤。鎖存器是由VHDL語(yǔ)言描述的同步時(shí)鐘鎖存器［3］。讀取數(shù)據(jù)后可以使用數(shù)碼管顯示或者直接采用標(biāo)準(zhǔn)RS 232協(xié)議串行輸出給上位機(jī)。使用數(shù)碼管顯示時(shí)，要將計(jì)數(shù)信號(hào)轉(zhuǎn)化為相應(yīng)的實(shí)際角度二進(jìn)制信號(hào)再交給數(shù)碼管顯示。

4 仿真驗(yàn)證

仿真的clk周期取2 ns，A、B信號(hào)周期取40 ns。在實(shí)際中，3 000轉(zhuǎn)/分的高速度，使用1 000線的碼盤，4倍頻，電路所需clk是1 MHz，F(xiàn)PGA提供的時(shí)鐘遠(yuǎn)遠(yuǎn)高于這個(gè)需要。仿真基于的器件是Xilinx公司Spartan2E XC25300E-6PQ208C。仿真中設(shè)計(jì)了三種情況的測(cè)試平臺(tái)，仿真結(jié)果如圖10所示。

5 結(jié) 語(yǔ)

基于FPGA設(shè)計(jì)光電編碼器信號(hào)處理模塊，電路簡(jiǎn)單，功能實(shí)現(xiàn)快速穩(wěn)定。從軟件環(huán)境下的仿真波形到實(shí)驗(yàn)檢測(cè)可以看出，本文提出的數(shù)字電路設(shè)計(jì)方案滿足

電機(jī)高速轉(zhuǎn)動(dòng)條件下實(shí)時(shí)準(zhǔn)確處理的要求，可以應(yīng)用在實(shí)際系統(tǒng)中。

參考文獻(xiàn)

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作者簡(jiǎn)介 馮 希 女，1983年出生，在讀碩士。主要研究方向?yàn)樾盘?hào)與信息處理。