摘 要：為了應(yīng)對(duì)芯片設(shè)計(jì)復(fù)雜度的提升，電子設(shè)計(jì)自動(dòng)化工具和方法也在不斷進(jìn)步。然而，EDA需要協(xié)調(diào)達(dá)到最佳的功率、性能和面積，通常其不能保證最優(yōu)的解決方案。EDA工具在電路設(shè)計(jì)階段包括邏輯綜合、布局布線及驗(yàn)證等均屬于多目標(biāo)、多約束的非線性規(guī)劃求解過(guò)程，且為了更好解決求解中的不確定性和易于出現(xiàn)局域極值等難題，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法已被集成到EDA工具的設(shè)計(jì)流程中。首先對(duì)EDA中的優(yōu)化問(wèn)題、多目標(biāo)優(yōu)化計(jì)算及基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法進(jìn)行了簡(jiǎn)要概述，繼而詳細(xì)梳理了基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在邏輯綜合、布局布線及驗(yàn)證等不同設(shè)計(jì)階段中的優(yōu)化求解方法，并闡述了當(dāng)前研究所面臨的挑戰(zhàn)與機(jī)遇，希望為集成電路自動(dòng)化設(shè)計(jì)及相關(guān)領(lǐng)域研究提供參考。

關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化；非線性規(guī)劃；多目標(biāo)優(yōu)化；神經(jīng)網(wǎng)絡(luò)；優(yōu)化計(jì)算

中圖分類號(hào)：TP183"" 文獻(xiàn)標(biāo)志碼：A"" 文章編號(hào)：1001-3695（2025）01-001-0001-10

doi： 10.19734/j.issn.1001-3695.2024.05.0171

Advances of optimization algorithm via neural network computing for EDA

Abstract： In response to the increasing complexity of chip design， EDA tools and methods are also evolving. However， EDA needs to be coordinated to achieve optimal power， performance， and area， and it does not always guarantee an optimal solution. The application of EDA tools in the circuit design stage， including logic synthesis， layout and verification， belongs to the nonlinear programming solution process with multiple objectives and constraints. To better address the uncertainties of the solution and the problems such as the easy to appear local extreme values， optimization algorithms based on neural network had been integrated into the design process of EDA tools. This paper first gave a brief overview of the optimization problem， multi-objective optimization calculation and optimization algorithm based on neural network in EDA， and then sorted out the optimization solution methods of optimization algorithm based on neural network in different design stages such as logic synthesis， layout and verification， and expounded on the challenges and opportunities faced by the current research institute. It hoped to provide reference for automated integrated circuit design and related research.

Key words：electronic design automation （EDA）; nonlinear programming; multi-objective optimization; neural network; optimization calculation

0 引言

電子設(shè)計(jì)自動(dòng)化（EDA）作為應(yīng)用計(jì)算機(jī)和電子工程中最重要的領(lǐng)域之一，在融合前沿算法和技術(shù)的基礎(chǔ)上不斷發(fā)展［1～3］。近年來(lái)，隨著芯片產(chǎn)業(yè)的發(fā)展，集成電路的規(guī)模呈指數(shù)級(jí)增長(zhǎng)，對(duì)電路設(shè)計(jì)各個(gè)流程的優(yōu)化計(jì)算提出了挑戰(zhàn)［4］。因此，EDA工具需要更高效地處理復(fù)雜設(shè)計(jì)、時(shí)序分析、仿真驗(yàn)證、功耗優(yōu)化等問(wèn)題，以滿足日益增長(zhǎng)的電子設(shè)計(jì)需求。

鑒于EDA設(shè)計(jì)流程的許多階段都與優(yōu)化相關(guān)，優(yōu)化的結(jié)果直接關(guān)系到電路設(shè)計(jì)的結(jié)果質(zhì)量（quality of result， QoR）評(píng)估［5］。傳統(tǒng)的EDA工具存在操作復(fù)雜、成本高、設(shè)計(jì)限制多、設(shè)計(jì)周期長(zhǎng)、靈活性差等缺點(diǎn)，難以滿足不同的功率、性能和面積需求［6］。而現(xiàn)代硬件系統(tǒng)的復(fù)雜性和技術(shù)規(guī)模的爆炸式增長(zhǎng)更加劇了這一問(wèn)題。考慮到對(duì)硬件的高效開(kāi)發(fā)和生產(chǎn)力提升的渴望，人們高度期望在EDA工具中注入更多的智能優(yōu)化方法，以實(shí)現(xiàn)快速、準(zhǔn)確、有效的優(yōu)化，從而提高開(kāi)發(fā)效率。由于EDA設(shè)計(jì)流程的各個(gè)階段都屬于多目標(biāo)的非線性規(guī)劃問(wèn)題，在這些問(wèn)題的求解過(guò)程中，要對(duì)多個(gè)目標(biāo)共同求優(yōu)，而各個(gè)目標(biāo)之間存在沖突，且不一定存在對(duì)所有目標(biāo)來(lái)說(shuō)都是最好的解決辦法［7］。因此，對(duì)于多目標(biāo)優(yōu)化問(wèn)題，通常存在一組可行解，稱為非支配解。傳統(tǒng)的多目標(biāo)優(yōu)化方法，如加權(quán)和方法［8］、模糊邏輯法［9］、ε-約束法［10］等難以求得復(fù)雜EDA優(yōu)化問(wèn)題的全局最優(yōu)解。此外，有些設(shè)計(jì)流程的優(yōu)化問(wèn)題還面臨著許多不確定因素和容易陷入局域極值等難題，這使得問(wèn)題的求解變得更加困難。因此，EDA設(shè)計(jì)流程中的多目標(biāo)非線性規(guī)劃問(wèn)題已成為科學(xué)家和研究人員的一個(gè)重要研究課題。

神經(jīng)網(wǎng)絡(luò)作為一種可以硬件實(shí)現(xiàn)的模型，在處理優(yōu)化問(wèn)題時(shí)具有穩(wěn)定收斂、非線性映射、可并行計(jì)算及自學(xué)習(xí)性等優(yōu)點(diǎn)［11］。這使得神經(jīng)網(wǎng)絡(luò)在求解EDA設(shè)計(jì)流程中的多目標(biāo)非線性規(guī)劃問(wèn)題時(shí)，求解時(shí)間不會(huì)隨著優(yōu)化問(wèn)題的維度增大而明顯增加，其基本原理是把神經(jīng)網(wǎng)絡(luò)的平衡點(diǎn)與待優(yōu)化問(wèn)題的最優(yōu)解一一對(duì)應(yīng)，使得神經(jīng)網(wǎng)絡(luò)狀態(tài)沿著給定的初始點(diǎn)收斂到平衡狀態(tài)，即原問(wèn)題的解。其次，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法能顯著提升EDA設(shè)計(jì)效率，面對(duì)復(fù)雜的芯片設(shè)計(jì)問(wèn)題，憑借其強(qiáng)大的建模能力高效求解，進(jìn)而優(yōu)化設(shè)計(jì)參數(shù)，實(shí)現(xiàn)芯片性能的提升、功耗的降低以及可靠性的增強(qiáng)，還能快速適應(yīng)EDA領(lǐng)域不斷涌現(xiàn)的新技術(shù)和新需求，為其提供創(chuàng)新性解決方案。與其他智能優(yōu)化算法相比［12～15］，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在求解高維度、多目標(biāo)的復(fù)雜非線性規(guī)劃問(wèn)題時(shí)具有明顯優(yōu)勢(shì)［16］。因此，基于神經(jīng)網(wǎng)絡(luò)的非線性規(guī)劃求解方法已經(jīng)集成到EDA的各個(gè)設(shè)計(jì)流程中，特別是邏輯綜合、布局布線及驗(yàn)證等。

本文針對(duì)基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA優(yōu)化問(wèn)題中的最新研究進(jìn)展進(jìn)行了分析與總結(jié)，主要貢獻(xiàn)如下：

a）對(duì)EDA中的優(yōu)化問(wèn)題、多目標(biāo)優(yōu)化計(jì)算及基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法進(jìn)行了梳理與討論；

b）對(duì)當(dāng)前國(guó)內(nèi)外基于神經(jīng)網(wǎng)絡(luò)的EDA設(shè)計(jì)流程（邏輯綜合、布局布線、驗(yàn)證等）中的優(yōu)化計(jì)算進(jìn)行了綜述；

c）總結(jié)了基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA工具中的優(yōu)化應(yīng)用所面臨的一系列挑戰(zhàn)及未來(lái)研究方向。

1 EDA優(yōu)化問(wèn)題及優(yōu)化算法概述

1.1 EDA優(yōu)化問(wèn)題概述

EDA中的優(yōu)化旨在以最小的成本、資源及時(shí)間，實(shí)現(xiàn)電子設(shè)計(jì)在性能、功耗、面積等方面的最優(yōu)，它通過(guò)運(yùn)用各種優(yōu)化算法和技術(shù)，不斷調(diào)整和改進(jìn)設(shè)計(jì)，以滿足特定的設(shè)計(jì)要求和約束條件。

EDA工具通過(guò)計(jì)算機(jī)輔助技術(shù)實(shí)現(xiàn)芯片自動(dòng)化和智能化設(shè)計(jì)，實(shí)現(xiàn)包括芯片的前端設(shè)計(jì)、中間設(shè)計(jì)和后端設(shè)計(jì)等多個(gè)階段［17］，如圖1所示。前端設(shè)計(jì)主要涉及芯片的邏輯設(shè)計(jì)和功能驗(yàn)證，包括定義和設(shè)計(jì)芯片的系統(tǒng)架構(gòu)、定義各個(gè)模塊的功能和接口、進(jìn)行寄存器傳輸級(jí)（register transfer level，RTL）代碼編寫等，并通過(guò)功能驗(yàn)證確保設(shè)計(jì)的正確性和完整性；中間設(shè)計(jì)階段涉及到邏輯綜合和時(shí)序分析，在這個(gè)階段，將前端設(shè)計(jì)的RTL代碼轉(zhuǎn)換為門級(jí)網(wǎng)表，并進(jìn)行時(shí)序分析和優(yōu)化，以確保芯片在時(shí)序上的正確性和性能要求；后端設(shè)計(jì)主要關(guān)注芯片的物理設(shè)計(jì)和物理驗(yàn)證，包括布圖規(guī)劃、布局、布線、時(shí)鐘樹(shù)綜合、電源網(wǎng)絡(luò)設(shè)計(jì)等，通過(guò)物理驗(yàn)證確保設(shè)計(jì)的物理正確性和可制造性［18］。

邏輯綜合將高級(jí)綜合（high-level synthesis， HDL）中的RTL塊映射到從給定技術(shù)庫(kù)中選擇的門的組合，同時(shí)針對(duì)不同的目標(biāo)優(yōu)化設(shè)計(jì)。通常這種優(yōu)化涉及定時(shí)關(guān)閉、面積和功耗之間的權(quán)衡［19］。

在物理設(shè)計(jì)中，首先將芯片的主要RTL塊和端口分配到布局的區(qū)域；其次，將IP（intellectual property）及綜合得到的邏輯門電路放置到芯片的特定位置；最后，添加用于時(shí)鐘信號(hào)和連接門的導(dǎo)線［20］。其中布局布線的優(yōu)化問(wèn)題主要是找到最佳的元件布局和布線方案，以滿足諸如布線長(zhǎng)度、時(shí)序約束、電磁兼容性等要求，這需要考慮元件的擺放位置、布線路徑的選擇以及避免信號(hào)干擾等因素［21］。通過(guò)布局布線的優(yōu)化來(lái)提高電路性能、減小面積以達(dá)到降低成本的目的。

驗(yàn)證是在功能、邏輯和物理設(shè)計(jì)之后檢查設(shè)計(jì)的功能，特別是在制造之前，必須保證設(shè)計(jì)的正確性，其優(yōu)化目的在于提高驗(yàn)證的效率、準(zhǔn)確性和可靠性，包括減少仿真時(shí)間、提高覆蓋率、增強(qiáng)錯(cuò)誤檢測(cè)能力、優(yōu)化驗(yàn)證流程、提高模型精度以及有效利用資源等方面［22］。通過(guò)不斷改進(jìn)和優(yōu)化驗(yàn)證方法，可以降低成本、縮短設(shè)計(jì)周期，并確保設(shè)計(jì)的質(zhì)量和可靠性。

1.2 多目標(biāo)優(yōu)化計(jì)算概述

非線性規(guī)劃為處理EDA中的邏輯綜合、布局布線和驗(yàn)證等眾多實(shí)際問(wèn)題提供了重要的數(shù)學(xué)模型［23］。當(dāng)一個(gè)非線性規(guī)劃問(wèn)題面對(duì)多個(gè)需要優(yōu)化的目標(biāo)并期望每個(gè)目標(biāo)都盡可能大（或?。┑那闆r時(shí)，就產(chǎn)生了一個(gè)多目標(biāo)優(yōu)化問(wèn)題［24］。傳統(tǒng)的多目標(biāo)優(yōu)化求解方法局限性較大，現(xiàn)階段的一些智能多目標(biāo)優(yōu)化計(jì)算方法逐漸發(fā)展成為該領(lǐng)域的研究重點(diǎn)。

非線性規(guī)劃研究的是一個(gè)目標(biāo)函數(shù)在若干不等式或等式約束條件下的極值問(wèn)題，并且目標(biāo)函數(shù)及約束條件中至少有一項(xiàng)是非線性函數(shù)［25］?？紤]一個(gè)非線性最小化問(wèn)題：

min f（x）

s.t. gi（x）≤0" i=1，2，…，p

hj（x）=0" j=1，2，…，q（1）

其中： f（x）為目標(biāo)函數(shù)；gi（x）為不等式約束函數(shù)；hj（x）為等式約束函數(shù)；x=（x1，x2，…，xd）T為d維決策變量，x∈Rd。當(dāng)x滿足所有約束條件時(shí)，則稱x為非線性規(guī)劃問(wèn)題式（1）的可行解，所有可行解的集合稱為可行集，記為

Φ={x∈Rd|gi（x）≤0;hj（x）=0}（2）

如果存在一個(gè)x*的開(kāi)放鄰域ΩΦ使得式（1）中的一個(gè)可行解x*稱為局部最優(yōu)解，以至于f（x）≥f（x*），x∈Ω，如果這個(gè)不等式適用于任何x∈Φ，則x*為非線性規(guī)劃問(wèn)題式（1）的一個(gè)全局最優(yōu)解，且滿足KKT條件［26］：

由于實(shí)際EDA應(yīng)用中的優(yōu)化問(wèn)題復(fù)雜度高、規(guī)模大，其求解方法往往歸結(jié)為多目標(biāo)、多約束的全局優(yōu)化算法，即多目標(biāo)優(yōu)化計(jì)算［27］。因此，人們也一直在尋求能夠保證全局最優(yōu)且收斂穩(wěn)定的多目標(biāo)優(yōu)化求解方法。

多目標(biāo)非線性規(guī)劃問(wèn)題是由多個(gè)目標(biāo)函數(shù)及若干不等式和等式約束構(gòu)成［28］，其數(shù)學(xué)描述如下所示。

min F（x）={f1（x）， f2（x），…， fm（x）}

s.t." gi（x）≤0" i=1，2，…，p

hj（x）=0" j=1，2，…，q（4）

其中：F（x）為多目標(biāo)函數(shù)。d維決策變量空間Rd（即可行域）上的一點(diǎn)對(duì)應(yīng)m維目標(biāo)函數(shù)空間中的一點(diǎn)，其映射關(guān)系為F：Rd→Rm，一個(gè)d=3、m=2的決策變量空間與目標(biāo)函數(shù)空間映射關(guān)系如圖2所示。

由于多目標(biāo)優(yōu)化問(wèn)題的各個(gè)子目標(biāo)是相互沖突的，這種矛盾決定了沒(méi)有單一的解決方案來(lái)實(shí)現(xiàn)所有的目標(biāo)［29］。如果一個(gè)解被稱為非支配解或Pareto最優(yōu)解（Pareto optimal solution， POS），則意味著它不被其他任何解所支配［30］。多目標(biāo)非線性規(guī)劃問(wèn)題的解會(huì)得到一個(gè)非劣解集，如果這個(gè)集合中的解是相互非制約的，則稱為Pareto解集（Pareto set， PS）［31］。Pareto解集中每個(gè)解對(duì)應(yīng)的目標(biāo)值向量組成的集合稱為Pareto陣面（Pareto front， PF）［32］。求解多目標(biāo)優(yōu)化問(wèn)題的最優(yōu)解實(shí)質(zhì)上就是求解Pareto陣面。

多目標(biāo)的非線性規(guī)劃問(wèn)題需要同時(shí)針對(duì)多個(gè)目標(biāo)函數(shù)進(jìn)行優(yōu)化求解，且這些目標(biāo)之間往往不是獨(dú)立存在的，是相互牽制和關(guān)聯(lián)的，即某個(gè)目標(biāo)被優(yōu)化的同時(shí)會(huì)導(dǎo)致其他目標(biāo)的性能變差［33］。因此，研究多目標(biāo)的非線性規(guī)劃問(wèn)題的求解方法，特別是應(yīng)用于EDA各個(gè)設(shè)計(jì)流程的多目標(biāo)非線性規(guī)劃一直以來(lái)都是學(xué)術(shù)研究和電子工程設(shè)計(jì)領(lǐng)域聚焦的重點(diǎn)。

與此同時(shí)，如何在環(huán)境不確定的情況下為優(yōu)化作出明智的決策和針對(duì)大規(guī)模的復(fù)雜多目標(biāo)優(yōu)化問(wèn)題時(shí)如何有效避免陷入局域極值也是多目標(biāo)優(yōu)化的計(jì)算難點(diǎn)［34］。如果能夠有效解決環(huán)境不確定的因素，便可以提高算法的穩(wěn)定性；如果能夠較好地避免陷入局域極值解，則可以改善算法的優(yōu)化性能。

在EDA設(shè)計(jì)流程中，優(yōu)化基本都伴有不確定因素［35］。因此，解決好實(shí)際求解中環(huán)境不確定的難題，會(huì)更好地實(shí)現(xiàn)全局求優(yōu)。而考慮優(yōu)化問(wèn)題中的不確定性，需提高優(yōu)化算法的穩(wěn)定性。然而，這種增強(qiáng)的穩(wěn)定性通常伴隨著過(guò)程中的性能損失（例如代價(jià)函數(shù)的損失）。因此，需要在穩(wěn)定性和性能之間權(quán)衡來(lái)進(jìn)行多目標(biāo)優(yōu)化。

一個(gè)含不確定因素的多目標(biāo)優(yōu)化問(wèn)題如下所示［36］：

min { f1（x，u1）， f2（x，u2），…， fm（x，um）}

s.t. gi（x，γi）≤0" i=1， 2，…， p（5）

其中： f：Rd×Rl→R和gi：Rd×Rk→R（i=1，2，…，p）為連續(xù)函數(shù)；不確定參數(shù)ui∈Ui，γi∈Yi，且Ui∈Rl，Yi∈Rk是凸緊集。Zamani等人［37］證明了在可行集緊性或凸性條件下，每一個(gè)魯棒有效解都是一個(gè)可行解，并給出了類多目標(biāo)優(yōu)化問(wèn)題的穩(wěn)定性有效解的概念。Fakhar等人［38］針對(duì)約束函數(shù)中的數(shù)據(jù)不確定性，給出了一個(gè)魯棒對(duì)偶理論和Mond-Weir型對(duì)偶，證明了廣義凸性概念在魯棒優(yōu)化和組合優(yōu)化中的可行性。

邏輯綜合、布局布線及驗(yàn)證是EDA物理設(shè)計(jì)中的重要環(huán)節(jié)，這些環(huán)節(jié)中的多目標(biāo)優(yōu)化計(jì)算是提高電路性能和降低成本的關(guān)鍵［39］。在邏輯綜合中的多目標(biāo)優(yōu)化主要體現(xiàn)在：a）面積和速度的權(quán)衡。較小的面積可以降低芯片的成本和功耗，但可能會(huì)限制電路的運(yùn)行速度，而追求高速度可能需要更大的面積來(lái)實(shí)現(xiàn)復(fù)雜的邏輯結(jié)構(gòu)，因此需要在芯片設(shè)計(jì)的物理面積和電路運(yùn)行的速度之間找到一個(gè)合適的平衡點(diǎn)。b）功耗和性能的優(yōu)化。在邏輯綜合中，一般需要通過(guò)優(yōu)化電路結(jié)構(gòu)和選擇合適的邏輯門來(lái)降低功耗，同時(shí)保持電路性能。c）可測(cè)試性和可靠性的考慮。通過(guò)合理的設(shè)計(jì)，可以提高電路的可測(cè)試性，便于故障檢測(cè)和修復(fù)。同時(shí)，選擇可靠的邏輯門和電路結(jié)構(gòu)可以提高電路的可靠性。

在布局布線中的多目標(biāo)優(yōu)化體現(xiàn)在：a）線長(zhǎng)和擁塞的平衡。較短的線長(zhǎng)可以提高信號(hào)傳輸速度，但可能會(huì)導(dǎo)致?lián)砣?。因此，需要找到一個(gè)在線長(zhǎng)和擁塞之間的平衡點(diǎn)。b）時(shí)序和信號(hào)完整性的保證。在布局布線中，需要保證信號(hào)的時(shí)序和完整性，同時(shí)避免信號(hào)延遲和失真。c）成本與資源利用率的考慮。在滿足設(shè)計(jì)要求的前提下，需盡量降低布線成本，同時(shí)提高各種硬件資源的利用效率，避免資源浪費(fèi)。

在驗(yàn)證中的多目標(biāo)優(yōu)化主要體現(xiàn)在：a）測(cè)試覆蓋率和測(cè)試時(shí)間的平衡。在驗(yàn)證中，需要保證足夠的測(cè)試覆蓋率，以確保電路的正確性。但同時(shí)，也需要考慮測(cè)試時(shí)間，避免過(guò)長(zhǎng)的測(cè)試時(shí)間導(dǎo)致成本增加。b）故障檢測(cè)的準(zhǔn)確性和效率的考慮。需要在確保驗(yàn)證結(jié)果高度準(zhǔn)確、盡可能發(fā)現(xiàn)所有潛在問(wèn)題的同時(shí)，提高驗(yàn)證的速度和效率，以縮短開(kāi)發(fā)周期。c）驗(yàn)證效率和資源利用的優(yōu)化。驗(yàn)證需要消耗大量的計(jì)算資源和時(shí)間，通過(guò)優(yōu)化驗(yàn)證流程和算法，可以提高驗(yàn)證效率，減少資源浪費(fèi)。

針對(duì)EDA中大規(guī)模的復(fù)雜多目標(biāo)優(yōu)化問(wèn)題，現(xiàn)階段的大部分智能多目標(biāo)優(yōu)化算法（如遺傳算法（genetic algorithm， GA）、粒子群優(yōu)化算法（particle swarm optimization， PSO）及模擬退火算法（simulated annealing algorithm， SAA）等）雖取得了一定成果［40～44］，但仍存在一些局限性，例如：a）計(jì)算復(fù)雜度高。在處理大規(guī)模數(shù)據(jù)時(shí)，這些算法可能需要大量的計(jì)算資源和時(shí)間，導(dǎo)致優(yōu)化效率低下。b）收斂速度慢。對(duì)于復(fù)雜的多目標(biāo)優(yōu)化問(wèn)題，算法可能需要較長(zhǎng)時(shí)間才能收斂到滿意的解。c）易陷入局部最優(yōu)。在搜索過(guò)程中，算法可能會(huì)陷入局部最優(yōu)解，而無(wú)法找到全局最優(yōu)解。d）對(duì)目標(biāo)函數(shù)和約束條件的要求較高。某些算法可能對(duì)目標(biāo)函數(shù)和約束條件的性質(zhì)有特定要求，限制了其在實(shí)際問(wèn)題中的應(yīng)用。基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法雖然也具有較高的復(fù)雜度（因?yàn)樗鼈冃枰?xùn)練網(wǎng)絡(luò)模型，訓(xùn)練涉及大量的計(jì)算和參數(shù)調(diào)整），但它們可以利用神經(jīng)網(wǎng)絡(luò)的強(qiáng)大表示能力來(lái)逼近復(fù)雜的目標(biāo)函數(shù)，從而可以實(shí)現(xiàn)更快的收斂速度。同時(shí)，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法具有較好的適應(yīng)性和自學(xué)習(xí)能力，能夠根據(jù)待優(yōu)化問(wèn)題的特點(diǎn)自動(dòng)調(diào)整優(yōu)化策略，增加找到全局最優(yōu)解的可能，并通過(guò)學(xué)習(xí)和訓(xùn)練來(lái)適應(yīng)含有不確定因素的目標(biāo)函數(shù)或有一定模糊性的約束條件，且經(jīng)過(guò)訓(xùn)練的神經(jīng)網(wǎng)絡(luò)具有一定的泛化能力，可擴(kuò)展性較好［45～47］。

1.3 基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法概述

神經(jīng)網(wǎng)絡(luò)作為一種智能優(yōu)化算法從信息處理的角度對(duì)人腦神經(jīng)網(wǎng)絡(luò)的結(jié)構(gòu)和運(yùn)行原理進(jìn)行抽象模擬，按照不同的連接方式組成不同的網(wǎng)絡(luò)結(jié)構(gòu)，是一種具有大量連接的并行分布式處理系統(tǒng)，其同時(shí)處理多目標(biāo)、多約束問(wèn)題的能力使得求解復(fù)雜的多目標(biāo)非線性規(guī)劃問(wèn)題成為可能［48］。

Hopfiled在1982年提出了反饋神經(jīng)網(wǎng)絡(luò)［49］，并指出其具有優(yōu)化計(jì)算功能后［50］，于1985年首次應(yīng)用于電路設(shè)計(jì)中作為優(yōu)化計(jì)算工具［51］。相比于其他智能優(yōu)化算法，神經(jīng)網(wǎng)絡(luò)并行計(jì)算可以更有效地進(jìn)行優(yōu)化求解，這使得神經(jīng)網(wǎng)絡(luò)在處理不確定性和變化的環(huán)境時(shí)具有較大優(yōu)勢(shì)［52］；同時(shí)，神經(jīng)網(wǎng)絡(luò)的收斂穩(wěn)定性、容錯(cuò)性及自適應(yīng)學(xué)習(xí)能力還可以避免局域極值的問(wèn)題，通過(guò)調(diào)整網(wǎng)絡(luò)結(jié)構(gòu)和參數(shù)來(lái)搜索全局最優(yōu)解［53］。

Qin等人［54］提出了一種求解非線性凸規(guī)劃的雙層反饋神經(jīng)網(wǎng)絡(luò)，如圖3所示，其動(dòng)力學(xué)方程如下：

假設(shè)（x*，μ*）是反饋神經(jīng)網(wǎng)絡(luò)式（6）的一個(gè)平衡點(diǎn)，則x*是非線性規(guī)劃問(wèn)題式（1）的最優(yōu)解。反之，如果x*是非線性規(guī)劃問(wèn)題式（1）的最優(yōu)解，則存在μ*gt;0，使得（x*，μ*）是式（6）的一個(gè)平衡點(diǎn)。

由式（7）可知，式（6）的平衡點(diǎn)（x*，μ*）在Lyapunov意義上是穩(wěn)定的，并且由于（x*，μ*）的任意性，式（6）的每個(gè)平衡點(diǎn)在Lyapunov意義上都是穩(wěn)定的。所以，對(duì)于任意初始點(diǎn)（x0，μ0）T∈Rn×Ro，式（6）的狀態(tài)（x（t），μ（t））T均收斂于一個(gè)平衡點(diǎn)。同時(shí)，從不同的初始點(diǎn)開(kāi)始，式（6）的狀態(tài)可能收斂于不同的平衡點(diǎn)，且都是問(wèn)題式（1）的最優(yōu)解。

現(xiàn)階段，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化求解大都是通過(guò)計(jì)算使系統(tǒng)的所有軌跡收斂到與期望解相對(duì)應(yīng)的平衡點(diǎn)，即最低能態(tài)對(duì)應(yīng)于最優(yōu)解［55］。但由于優(yōu)化是一個(gè)最小化過(guò)程，不可避免會(huì)出現(xiàn)局域極值解的問(wèn)題［56］。所以，一些科學(xué)家將神經(jīng)網(wǎng)絡(luò)與其他智能優(yōu)化算法結(jié)合，共同求解非線性規(guī)劃問(wèn)題［57～67］。Zhang等人［57］提出了一種變參數(shù)遞歸神經(jīng)網(wǎng)絡(luò)（SE-VPRNN）算法，其架構(gòu)如圖4所示，其設(shè)計(jì)關(guān)鍵在于利用變參數(shù)遞歸神經(jīng)網(wǎng)絡(luò)精確地搜索到局部最優(yōu)解。在每個(gè)網(wǎng)絡(luò)收斂到局部最優(yōu)解之后，通過(guò)粒子群優(yōu)化框架交換信息，更新速度和位置。神經(jīng)網(wǎng)絡(luò)從更新后的位置重新搜索局部最優(yōu)解，直到所有神經(jīng)網(wǎng)絡(luò)都搜索到相同的局部最優(yōu)解。為了提高全局搜索能力，采用小波變換增加了粒子的多樣性。

同時(shí)，也有一些科學(xué)家希望通過(guò)更能體現(xiàn)生物真實(shí)性和并行處理優(yōu)勢(shì)的脈沖神經(jīng)網(wǎng)絡(luò)（spiking neural network， SNN）進(jìn)一步推廣基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在非線性優(yōu)化計(jì)算中的應(yīng)用［68～75］。脈沖神經(jīng)網(wǎng)絡(luò)動(dòng)力學(xué)系統(tǒng)在多目標(biāo)優(yōu)化計(jì)算中，通過(guò)自適應(yīng)學(xué)習(xí)來(lái)改變脈沖神經(jīng)網(wǎng)絡(luò)的突觸狀態(tài)，獲得不同目標(biāo)優(yōu)化函數(shù)，且其對(duì)神經(jīng)元的故障或錯(cuò)誤具有一定的容錯(cuò)能力，這在處理多目標(biāo)問(wèn)題時(shí)可以提高系統(tǒng)的魯棒性。Ackley等人［68］在1984年提出的“玻爾茲曼機(jī)”是一種基于隨機(jī)過(guò)程的神經(jīng)網(wǎng)絡(luò)模型，也被認(rèn)為是SNN的一種早期形式。隨后，Palm等人［69］在1988年提出了spike train的概念，并指出脈沖依賴于時(shí)間的相關(guān)性。Federici［70］提出脈沖神經(jīng)網(wǎng)絡(luò)在部分神經(jīng)元或權(quán)值連接出現(xiàn)錯(cuò)誤或失效時(shí)仍能保持一定計(jì)算的能力，這是因?yàn)槊}沖神經(jīng)網(wǎng)絡(luò)中的信息處理是分布式的，多個(gè)神經(jīng)元共同參與決策和計(jì)算，而不是依賴于單個(gè)神經(jīng)元的準(zhǔn)確性。Zhao等人［71］引入了量子隧穿隨機(jī)共振效應(yīng)來(lái)分析脈沖神經(jīng)網(wǎng)絡(luò)的模擬量子退火算法及優(yōu)化計(jì)算收斂性，說(shuō)明了在量子隧道場(chǎng)中彈性運(yùn)動(dòng)可實(shí)現(xiàn)搜索最優(yōu)解的計(jì)算機(jī)制，利用常微分方程定性理論對(duì)動(dòng)態(tài)系統(tǒng)模型進(jìn)行求解和分析，證明了算法早期的局部收斂性和后期的全局收斂性，并對(duì)其運(yùn)行機(jī)理給出了合理的理論解釋。Malaka等人［75］提出了一個(gè)完全循環(huán)的SNN模擬生物神經(jīng)元的響應(yīng)行為來(lái)解決優(yōu)化問(wèn)題，該網(wǎng)絡(luò)可以計(jì)算給定問(wèn)題的一系列不同的解，并收斂成這些解的周期序列，同時(shí)可以利用其動(dòng)力學(xué)避免局域最小值。因其同時(shí)計(jì)算多個(gè)不同的解決方案，這些解決方案可以相互影響，并從中選擇最佳解決方案。該項(xiàng)研究有助于從工程學(xué)的角度來(lái)理解脈沖神經(jīng)元的工作機(jī)理，并進(jìn)一步利用SNN來(lái)求解多目標(biāo)的復(fù)雜優(yōu)化問(wèn)題。

表1列出了基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在非線性規(guī)劃問(wèn)題求解的文獻(xiàn)。

2 基于神經(jīng)網(wǎng)絡(luò)的EDA優(yōu)化計(jì)算方法

EDA工具和設(shè)計(jì)方法的進(jìn)步，以及對(duì)設(shè)計(jì)流程進(jìn)行不同層次的優(yōu)化，提高了硬件設(shè)計(jì)的生產(chǎn)效率。近年來(lái)，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法用于EDA成為了熱門話題［76］。通過(guò)大量的研究和應(yīng)用，科學(xué)家們也提出了各種改進(jìn)EDA的神經(jīng)網(wǎng)絡(luò)優(yōu)化算法，這些方法幾乎涵蓋了芯片設(shè)計(jì)流程中的所有階段，包括邏輯綜合、布局布線、驗(yàn)證等［77～94］。表2總結(jié)了近年來(lái)在邏輯綜合、布局布線及驗(yàn)證方面的基于神經(jīng)網(wǎng)絡(luò)優(yōu)化算法研究。與其他智能優(yōu)化算法相比，這些基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法顯示出了更高的效率和準(zhǔn)確性。

2.1 邏輯綜合

在邏輯綜合過(guò)程中，描述硬件設(shè)計(jì)的RTL塊被映射到來(lái)自技術(shù)庫(kù)的邏輯單元。這種映射必須滿足時(shí)間約束，才能在考慮面積和功率的情況下以所需的時(shí)鐘速率工作。

邏輯綜合是一個(gè)約束條件復(fù)雜的優(yōu)化問(wèn)題，需要精確的解。使用非線性規(guī)劃求解方法直接生成邏輯綜合解是困難的，部分研究使用神經(jīng)網(wǎng)絡(luò)算法來(lái)調(diào)度現(xiàn)有的傳統(tǒng)優(yōu)化策略來(lái)實(shí)現(xiàn)求解。Neto等人［77］依靠一個(gè)深度神經(jīng)網(wǎng)絡(luò)（deep neural network， DNN）來(lái)動(dòng)態(tài)決定應(yīng)該將哪個(gè)優(yōu)化器應(yīng)用于電路的不同部分，該框架利用與反相圖（and-inverter graph， AIG）和多數(shù)反相器圖（majority-inverter graph， MIG）兩種優(yōu)化器，并對(duì)電路有向無(wú)環(huán)圖（directed acyclic graph， DAG）進(jìn)行k-way劃分。

邏輯綜合涉及到各種邏輯優(yōu)化算法在電路中的迭代應(yīng)用。然而，如何使用這些算法通常是由啟發(fā)式?jīng)Q定的，它并不總是在所有電路上產(chǎn)生很好的優(yōu)化效果。為了獲得良好的優(yōu)化結(jié)果，工程師需要根據(jù)經(jīng)驗(yàn)來(lái)調(diào)整由這些邏輯優(yōu)化算法組成的序列。Yang等人［78］提出用強(qiáng)化學(xué)習(xí)（reinforcement learning， RL）近端策略優(yōu)化（proximal policy optimization， PPO）來(lái)訓(xùn)練智能體調(diào)整優(yōu)化序列。具體來(lái)說(shuō)，使用具有邊緣特征聚合能力的圖同構(gòu)網(wǎng)絡(luò)（graph isomorphic network with edge feature aggregation capability， GINE）學(xué)習(xí)電路表示，并使用電路表示作為強(qiáng)化學(xué)習(xí)代理的狀態(tài)表示。此外，為了使智能體能夠從歷史操作中學(xué)習(xí)，將長(zhǎng)短期記憶（long short-term memory， LSTM）進(jìn)一步嵌入到了強(qiáng)化學(xué)習(xí)中。

文獻(xiàn)［79］將邏輯綜合優(yōu)化轉(zhuǎn)換為確定性馬爾可夫決策過(guò)程（Markov decision process， MDP）。然后，利用深度強(qiáng)化學(xué)習(xí)的最新進(jìn)展來(lái)構(gòu)建學(xué)習(xí)這一過(guò)程的系統(tǒng)，并在小樣本上訓(xùn)練后推廣到大函數(shù)。此外，該系統(tǒng)的通用性可用于實(shí)現(xiàn)邏輯綜合中的不同優(yōu)化目標(biāo)。Wu等人［80］針對(duì)邏輯綜合優(yōu)化，利用混合GNN提供高精度的QoR估計(jì)，具有很強(qiáng)的泛化能力，所提GNN框架如圖5所示，其關(guān)鍵思想是同時(shí)利用硬件設(shè)計(jì)和邏輯綜合的時(shí)空信息來(lái)預(yù)測(cè)不同設(shè)計(jì)上各種綜合的性能（即延遲/面積）。

2.2 布局布線

在芯片布局布線中，網(wǎng)表的元件被放置在二維單元格上，然后通過(guò)全局布線和詳細(xì)布線以達(dá)到最佳的功率、性能和面積，同時(shí)遵守設(shè)計(jì)規(guī)則［81］。這個(gè)過(guò)程可以表示為多目標(biāo)的優(yōu)化過(guò)程，隨著設(shè)計(jì)目標(biāo)和約束越來(lái)越復(fù)雜，研究人員希望依托更大的計(jì)算量和更多的計(jì)算資源來(lái)尋找滿足所有約束的合法解決方案，基于神經(jīng)網(wǎng)絡(luò)優(yōu)化算法的引入為上述問(wèn)題的求解指明了方向［82］。

Google公司在2021年使用深度強(qiáng)化學(xué)習(xí)框架對(duì)張量處理器（tensor processing unit， TPU）進(jìn)行布局規(guī)劃，將一個(gè)圖神經(jīng)網(wǎng)絡(luò)（graph neural network， GNN）納入強(qiáng)化學(xué)習(xí)框架，對(duì)過(guò)程的不同狀態(tài)進(jìn)行編碼，預(yù)測(cè)擁塞、密度和無(wú)線長(zhǎng)度的獎(jiǎng)勵(lì)標(biāo)簽，并推廣到看不見(jiàn)的網(wǎng)絡(luò)列表，所提架構(gòu)被稱為基于邊緣的圖神經(jīng)網(wǎng)絡(luò)（Edge-GNN）［83］，計(jì)算整個(gè)網(wǎng)表的節(jié)點(diǎn)和邊緣嵌入。這種強(qiáng)化學(xué)習(xí)代理可以提供與人類設(shè)計(jì)師相當(dāng)或更好的結(jié)果，且優(yōu)化時(shí)間只需要幾個(gè)小時(shí)甚至幾十分鐘，而不是幾個(gè)月。

在布局放置工作中，設(shè)計(jì)門被映射到芯片布局的確切位置。版圖越大，這個(gè)過(guò)程就越復(fù)雜。在放置過(guò)程中的錯(cuò)誤決策可能會(huì)增加芯片面積，也會(huì)使芯片性能惡化，甚至在無(wú)線帶寬高于可用路由資源的情況下，使其不適合制造。因此，布局的放置工作被視為一個(gè)約束優(yōu)化問(wèn)題?；谏窠?jīng)網(wǎng)絡(luò)的優(yōu)化算法已被探索用以簡(jiǎn)化這些步驟［84～86］。Xie等人［84］使用了一種稱為Net2的圖注意網(wǎng)絡(luò)（graph attention network， GAT）來(lái)提供預(yù)放置網(wǎng)和路徑長(zhǎng)度估計(jì)。為此，他們將網(wǎng)表轉(zhuǎn)換為有向圖，其中網(wǎng)代表節(jié)點(diǎn)，邊連接兩個(gè)方向的網(wǎng)。單元格的數(shù)量、扇入、扇出大小和面積用作特征節(jié)點(diǎn)。使用聚類和分區(qū)結(jié)果定義邊緣特征。節(jié)點(diǎn)的真值標(biāo)簽是放置后得到的作為包圍半周線長(zhǎng)的凈長(zhǎng)度。在推理過(guò)程中，Net2預(yù)測(cè)每個(gè)節(jié)點(diǎn)的網(wǎng)絡(luò)長(zhǎng)度，優(yōu)于現(xiàn)有解決方案。

Agnesina等人［85］提出了一種深度強(qiáng)化學(xué)習(xí)框架來(lái)優(yōu)化EDA工具的放置參數(shù)，如圖6所示。首先，建立了一個(gè)自主代理，它可以在沒(méi)有人為干預(yù)和領(lǐng)域知識(shí)的情況下學(xué)習(xí)優(yōu)化參數(shù)，完全由RL從自我搜索中訓(xùn)練。然后，為了推廣到看不見(jiàn)的網(wǎng)絡(luò)列表，使用了來(lái)自圖拓?fù)淅碚摰氖止ぬ卣骱褪褂脽o(wú)監(jiān)督GNN生成的圖嵌入的混合網(wǎng)絡(luò)，克服數(shù)據(jù)的稀疏性和放置運(yùn)行的延遲。其優(yōu)化問(wèn)題描述為：給定一個(gè)網(wǎng)表的超圖表示G=（V，E），其中，頂點(diǎn)V={v1，v2，…，va}表示單元格，超邊E={e1，e2，…，eb}表示網(wǎng)，一個(gè)可分析的放置目標(biāo)最小化問(wèn)題表示為

為了確認(rèn)放置后HPWL轉(zhuǎn)換為最終布線導(dǎo)線長(zhǎng)度的改進(jìn)，對(duì)放置的設(shè)計(jì)進(jìn)行了布局和布線，結(jié)果如圖7所示［85］。在實(shí)現(xiàn)了路由、沒(méi)有出現(xiàn)擁塞問(wèn)題及DRC違規(guī)的同時(shí)，該模型獲得了優(yōu)越的導(dǎo)線長(zhǎng)度，且所用計(jì)算時(shí)長(zhǎng)縮短至20 min。

Kirby等人［86］提出了一種基于圖的深度學(xué)習(xí)方法，用于在放置之前從門級(jí)網(wǎng)絡(luò)列表中快速預(yù)測(cè)邏輯誘導(dǎo)的路由擁塞熱點(diǎn)。該方法可以為設(shè)計(jì)人員和EDA工具提供早期反饋，指出可能難以路由的邏輯。重點(diǎn)是預(yù)測(cè)由于局部邏輯結(jié)構(gòu)引起的擁塞，實(shí)現(xiàn)了預(yù)測(cè)較低金屬層擁塞的準(zhǔn)確性，且預(yù)測(cè)僅用19 s即可完成，實(shí)現(xiàn)結(jié)果如圖8所示［86］?？梢钥吹?，在最終的詳細(xì)路由設(shè)計(jì)中，網(wǎng)絡(luò)正確地識(shí)別了多處擁擠區(qū)域，在分區(qū)B（所有分區(qū)中性能最好的）中，幾乎所有高擁塞的區(qū)域都被正確檢測(cè)到。

在布線階段中，放置的組件、門和時(shí)鐘信號(hào)在遵循DRC的情況下布線。這些設(shè)計(jì)規(guī)則決定了路由的復(fù)雜性，即NP困難問(wèn)題或NP完全問(wèn)題。因此，路由工具大多基于啟發(fā)式，目標(biāo)是找到最優(yōu)解決方案。布線階段必須考慮布線設(shè)計(jì)規(guī)則的基本要求?；谏窠?jīng)網(wǎng)絡(luò)的優(yōu)化方法可以通過(guò)提供更早的估計(jì)來(lái)提高布線過(guò)程，從而可以相應(yīng)地調(diào)整放置，避免面積擴(kuò)大和導(dǎo)線長(zhǎng)度增加。Chen等人［87］提出了一個(gè)由全卷積網(wǎng)絡(luò)（fully convolutional network， FCN）構(gòu)成的預(yù)測(cè)器，用于放置結(jié)果的全局路由（global routing， GR）擁塞預(yù)測(cè)，還可以根據(jù)預(yù)測(cè)結(jié)果合理調(diào)整GR開(kāi)銷參數(shù)，從而生成更好的詳細(xì)路由解決方案，所提預(yù)測(cè)模型如圖9所示。

2.3 驗(yàn)證

在EDA設(shè)計(jì)流程的每個(gè)階段進(jìn)行驗(yàn)證，以確保所設(shè)計(jì)的芯片具有正確的功能［90］。由于芯片的面積要求和高復(fù)雜性，驗(yàn)證是一個(gè)繁雜且昂貴的過(guò)程［91］。隨著EDA應(yīng)用程序的多樣性和設(shè)計(jì)的復(fù)雜性，傳統(tǒng)的規(guī)范驗(yàn)證不再滿足各種需求［92］。

RouteNet是第一個(gè)使用卷積神經(jīng)網(wǎng)絡(luò)（convolutional neural network， CNN）進(jìn)行設(shè)計(jì)規(guī)則檢查（design rule checking， DRC）熱點(diǎn)檢測(cè)的工具［93］，定義了一個(gè)FCN，其輸入特征包括矩形均勻線密度的輸出，用于預(yù)路由擁塞估計(jì)。同時(shí)，還采用了一個(gè)18層的ResNet來(lái)預(yù)測(cè)設(shè)計(jì)規(guī)則違反（design rule violation， DRV）計(jì)數(shù)。DRV預(yù)測(cè)與早期設(shè)計(jì)信息可以幫助減少設(shè)計(jì)過(guò)程的迭代，并可以加快物理設(shè)計(jì)的結(jié)束。眾所周知，利用全局路由階段獲得的信息準(zhǔn)確地預(yù)測(cè)詳細(xì)的路由級(jí)DRV可以大大加快設(shè)計(jì)關(guān)閉的速度。然而，如果沒(méi)有足夠的預(yù)測(cè)精度，結(jié)果可能導(dǎo)致次優(yōu)設(shè)計(jì)甚至更長(zhǎng)的設(shè)計(jì)時(shí)間。因此，Hung等人［94］提出了兩個(gè)機(jī)器學(xué)習(xí)框架來(lái)預(yù)測(cè)給定設(shè)計(jì)的詳細(xì)路由級(jí)DRV映射。第一個(gè)框架基于全局路由階段獲得的擁塞報(bào)告，第二個(gè)框架同時(shí)考慮全局路由的位置信息和擁塞報(bào)告。所提框架利用CNN作為核心技術(shù)來(lái)訓(xùn)練這些預(yù)測(cè)模型，如圖10所示［94］。

在數(shù)據(jù)準(zhǔn)備階段，首先使用商用自動(dòng)布局與布線（auto placement amp; route， APR）工具對(duì)收集到的設(shè)計(jì)進(jìn)行APR，直到詳細(xì)路由完成，然后存儲(chǔ)全局路由的擁塞報(bào)告和詳細(xì)路由的DRV報(bào)告。在模型構(gòu)建和驗(yàn)證階段，將準(zhǔn)備好的數(shù)據(jù)集隨機(jī)分為訓(xùn)練集和驗(yàn)證集，分別用于模型學(xué)習(xí)和績(jī)效評(píng)估。在使用訓(xùn)練集訓(xùn)練模型之前，首先使用所提欠采樣技術(shù)對(duì)訓(xùn)練集進(jìn)行過(guò)濾，然后應(yīng)用過(guò)濾后的訓(xùn)練樣本來(lái)訓(xùn)練所提CNN模型。所提欠采樣技術(shù)可以幫助提高CNN模型的準(zhǔn)確性，同時(shí)減少模型訓(xùn)練的運(yùn)行時(shí)間。最后，將驗(yàn)證集應(yīng)用于模型進(jìn)行性能評(píng)估，并迭代調(diào)整優(yōu)化配置，直到模型性能達(dá)到可接受的水平，然后將優(yōu)化后的模型用于預(yù)測(cè)DRV的推理階段。圖11［94］從左到右分別展示了全局路由的擁塞圖、詳細(xì)路由的實(shí)際DRV圖和預(yù)測(cè)的DRV圖。對(duì)于每種設(shè)計(jì)，預(yù)測(cè)DRV圖可以比擁塞圖更接近實(shí)際DRV圖。

3 神經(jīng)網(wǎng)絡(luò)優(yōu)化算法在EDA優(yōu)化應(yīng)用中的挑戰(zhàn)與機(jī)遇

基于神經(jīng)網(wǎng)絡(luò)優(yōu)化算法的EDA應(yīng)用主要目標(biāo)是優(yōu)化EDA工具以更好實(shí)現(xiàn)集成電路設(shè)計(jì)的自動(dòng)化［95］。當(dāng)下，基于神經(jīng)網(wǎng)絡(luò)優(yōu)化算法的EDA工具優(yōu)化研究仍處于發(fā)展階段，其未來(lái)的發(fā)展方向亦存在較大的進(jìn)步空間。因此，針對(duì)基于神經(jīng)網(wǎng)絡(luò)優(yōu)化算法的EDA工具優(yōu)化所面臨的挑戰(zhàn)及機(jī)遇進(jìn)行闡述。

1）計(jì)算資源限制與模型復(fù)雜性

神經(jīng)網(wǎng)絡(luò)模型通常具有大量的參數(shù)和復(fù)雜的結(jié)構(gòu)，這使得在EDA工具中應(yīng)用基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法時(shí)面臨計(jì)算資源的限制。EDA設(shè)計(jì)往往涉及大規(guī)模的電路和系統(tǒng)，需要高效的算法和硬件來(lái)支持神經(jīng)網(wǎng)絡(luò)的訓(xùn)練和推理，且模型的復(fù)雜性也增加了優(yōu)化的難度。因此，可以考慮采用一些技術(shù)方法減少神經(jīng)網(wǎng)絡(luò)模型的參數(shù)量和計(jì)算量，并考慮利用分布式系統(tǒng)將計(jì)算任務(wù)分布到多個(gè)節(jié)點(diǎn)上，以提高優(yōu)化計(jì)算效率。同時(shí)，通過(guò)將復(fù)雜的神經(jīng)網(wǎng)絡(luò)模型分解為多個(gè)層次或模塊，逐步進(jìn)行優(yōu)化和處理，可以更好地處理大規(guī)模的EDA優(yōu)化問(wèn)題。

2）模型的可解釋性與可靠性

由于神經(jīng)網(wǎng)絡(luò)的黑盒特性，解釋其決策過(guò)程和結(jié)果變得困難，且在EDA設(shè)計(jì)流程中，設(shè)計(jì)師需要理解和信任模型的輸出。另外，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法可能受到噪聲、數(shù)據(jù)不確定及模型誤差的影響，涉及模型在EDA優(yōu)化計(jì)算中的可靠性問(wèn)題。因此，可以考慮使用可視化技術(shù)來(lái)展示模型的決策過(guò)程，并采用一些模型解釋方法來(lái)解釋模型的輸出。同時(shí)，可以對(duì)神經(jīng)網(wǎng)絡(luò)模型進(jìn)行監(jiān)控，及時(shí)發(fā)現(xiàn)模型的性能下降或異常情況，并進(jìn)行更新和調(diào)整。另外，結(jié)合多個(gè)神經(jīng)網(wǎng)絡(luò)模型或其他優(yōu)化算法進(jìn)行模型融合，以提高結(jié)果的可靠性。

3）與現(xiàn)有EDA工具和流程的集成

將基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法集成到現(xiàn)有的EDA工具和設(shè)計(jì)流程中可能面臨技術(shù)和兼容性的挑戰(zhàn)。因此，將基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法集成到EDA工具和流程中時(shí)，需提供清晰易懂的可視化界面和結(jié)果展示，以便用戶能夠理解和評(píng)估優(yōu)化結(jié)果。同時(shí)，針對(duì)特定的EDA工具和設(shè)計(jì)流程，對(duì)基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法進(jìn)行定制化修改和調(diào)整，以增強(qiáng)其兼容性。另外，通過(guò)創(chuàng)建合適的中間接口或轉(zhuǎn)換層，使得神經(jīng)網(wǎng)絡(luò)模型能夠更好地與現(xiàn)有系統(tǒng)進(jìn)行交互和數(shù)據(jù)傳輸，并不斷進(jìn)行測(cè)試，發(fā)現(xiàn)問(wèn)題及時(shí)改進(jìn)算法和集成方式，通過(guò)多次迭代逐步優(yōu)化。

雖然基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA領(lǐng)域的應(yīng)用仍面臨諸多挑戰(zhàn)，但也帶來(lái)了一些機(jī)遇，特別是脈沖神經(jīng)網(wǎng)絡(luò)作為一種新興的神經(jīng)網(wǎng)絡(luò)：a）其模型具有時(shí)間和空間的特性，能夠在硬件上實(shí)現(xiàn)高效計(jì)算，這對(duì)于EDA應(yīng)用中的實(shí)時(shí)計(jì)算和低能耗設(shè)計(jì)非常有益；且其良好的適應(yīng)性和泛化能力，能夠處理復(fù)雜的電子設(shè)計(jì)問(wèn)題，這使得SNN在EDA各個(gè)設(shè)計(jì)流程優(yōu)化中具有較大潛力。b）SNN基于生物神經(jīng)元的工作模式，更貼近自然神經(jīng)系統(tǒng)，這為理解其行為和決策提供了直觀基礎(chǔ)；另外，由于SNN神經(jīng)元之間相對(duì)獨(dú)立的信息處理方式，部分神經(jīng)元或連接的故障可能對(duì)整體功能影響相對(duì)較小，表現(xiàn)出一定的容錯(cuò)能力，且因其獨(dú)特的信息處理機(jī)制，能夠更好地適應(yīng)不同的輸入模式和環(huán)境變化，保持相對(duì)穩(wěn)定的性能表現(xiàn)。c）SNN基于脈沖的信息傳遞模式，與某些EDA工具中對(duì)特定信號(hào)或數(shù)據(jù)處理的方式有天然的兼容性，能更好地融入現(xiàn)有的設(shè)計(jì)流程；同時(shí)，由于SNN具有一定的自我學(xué)習(xí)和適應(yīng)能力，在與EDA工具集成后，能夠根據(jù)實(shí)際運(yùn)行情況和需求進(jìn)行自我調(diào)整，提高與整體設(shè)計(jì)流程的兼容性。

4 結(jié)束語(yǔ)

本文研究了基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA設(shè)計(jì)流程優(yōu)化中的應(yīng)用。概述了EDA中的優(yōu)化問(wèn)題、多目標(biāo)優(yōu)化計(jì)算及基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法。重點(diǎn)將基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA的邏輯綜合、布局布線及驗(yàn)證階段的優(yōu)化應(yīng)用做了詳細(xì)介紹，并概述了當(dāng)前基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA設(shè)計(jì)流程的優(yōu)化中所面臨的一些問(wèn)題及可行解決辦法，并指出SNN作為新一代神經(jīng)網(wǎng)絡(luò)優(yōu)化模型在EDA應(yīng)用中具有較大潛力。

基于神經(jīng)網(wǎng)絡(luò)優(yōu)化算法的EDA工具優(yōu)化作為集成電路設(shè)計(jì)的一個(gè)重要研究方向，為下一代EDA注入了更多智能，也為EDA各個(gè)設(shè)計(jì)流程中的優(yōu)化應(yīng)用帶來(lái)了新的思路和方法。但同時(shí)，基于神經(jīng)網(wǎng)絡(luò)的優(yōu)化算法在EDA工具的應(yīng)用中仍存在一些待精進(jìn)問(wèn)題值得進(jìn)一步探究。因此，需集成電路設(shè)計(jì)領(lǐng)域的科學(xué)家和研究人員共同努力，實(shí)現(xiàn)EDA工具的優(yōu)化和適配。此外，無(wú)論是電路性能的優(yōu)化，需要在功耗、延遲、面積等多個(gè)目標(biāo)中找到巧妙的平衡，還是布線優(yōu)化時(shí)對(duì)布線長(zhǎng)度、信號(hào)完整性與布線擁擠度等目標(biāo)的協(xié)同考慮；無(wú)論是器件參數(shù)選擇中對(duì)不同參數(shù)影響下多個(gè)性能要求的權(quán)衡，還是系統(tǒng)級(jí)設(shè)計(jì)里成本、功能、可靠性等目標(biāo)的綜合兼顧；亦或是在時(shí)序優(yōu)化方面對(duì)時(shí)鐘頻率、建立時(shí)間、保持時(shí)間等目標(biāo)的細(xì)致調(diào)和，這些都充分展示了EDA中多目標(biāo)優(yōu)化計(jì)算的復(fù)雜性與重要性。它促使著工程師們不斷探索和尋求最佳的設(shè)計(jì)方案，以滿足各種相互制約的目標(biāo)需求，推動(dòng)電子設(shè)計(jì)領(lǐng)域不斷向前發(fā)展。

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