摘" 要： RapidIO是一種高性能嵌入式系統(tǒng)互聯(lián)技術。FPGA的SRIO控制器實現(xiàn)了RapidIO二代協(xié)議，在工程中經(jīng)常需要得到其實際帶寬性能以確定其是否滿足應用需求。采用FPGA的嵌入式軟核，配合FPGA內部硬件電路可搭建軟硬件協(xié)同SOPC測試系統(tǒng)。該系統(tǒng)既具有硬件可裁剪、可定制、擴展性強的特點，又具備軟件靈活性的特點。此系統(tǒng)在硬件層面設計了周期采樣單元、周期配置接口、鎖存接口、上傳接口；軟件層面具備采樣參數(shù)配置、采樣控制、采樣數(shù)據(jù)分析、結果呈現(xiàn)功能。通過軟硬件代碼的編寫和驗證，表明此方法可實時監(jiān)測接口的帶寬及抖動性能指標。

關鍵詞： RapidIO； 嵌入式軟核； SOPC； 帶寬測試； 抖動； AXI?Stream接口

中圖分類號： TN709?34； TP391.4" " " " " " " " " " 文獻標識碼： A" " " " " " " " " "文章編號： 1004?373X（2025）01?0163?05

RapidIO interface bandwidth testing method based on cooperation of"software and hardware

LIU Shutao1， ZHANG Zongsen2， WEI Xuan3， ZHANG Bufang2

（1. Hebei Branch， China Communications System Co.， Ltd.， Shijiazhuang 050081， China;

2. The 54th Research Institute of CETC， Shijiazhuang 050081， China; 3. Xidian University， Xi’an 710071， China）

Abstract： RapidIO is a high?performance embedded system interconnection technology. The RapidIO second?generation protocol has been implemented on the SRIO controller of FPGA， and its actual bandwidth performance often needs to be obtained in engineering to determine whether it meets application requirements. Using FPGA′s embedded soft core and combined with FPGA′s internal hardware circuits， the SOPC testing system which is the combination of software and hardware can be built. This system has the characteristics of hardware， such as tailorability， customization， and strong scalability， as well as the characteristic of flexibility of the software. In terms of the system hardware， a periodic sampling unit， periodic configuration interface， latch interface， and upload interface have been designed. In terms of the system software， the system has the functions of sampling parameter configuration， sampling control， sampling data analysis， and data presentation. By the complication and verification of software and hardware code， it is shown that the proposed method can monitor the performance indicators of bandwidth and jitter of the interface in real time.

Keywords： RapidIO; embedded soft core; SOPC; bandwidth testing; jitter; AXI?Stream interface

0" 引" 言

RapidIO協(xié)議是針對高性能嵌入式系統(tǒng)而設計的交換互聯(lián)協(xié)議，具有高帶寬、低延時、高效率、高可靠性等優(yōu)點。RapidIO二代協(xié)議物理層采用8B/10B編解碼，物理層還有包協(xié)議開銷。在無線基站領域中，RapidIO符合基站模塊化、高帶寬、任意拓撲、高實時性等要求；在雷達和信號處理領域中，RapidIO協(xié)議適合該領域對于數(shù)據(jù)傳輸相互交織、運算負荷動態(tài)分配、高可靠性、任意拓撲等要求。

在高速運行中會受到各種電磁輻射，這些干擾源包括其他設備間的干擾、自然界的干擾等，這些干擾可能會使設備的工作性能受到影響或者遭到破壞。在一些性能及其穩(wěn)定性要求高的系統(tǒng)中，需要實時監(jiān)測系統(tǒng)的性能指標，系統(tǒng)帶寬是高速接口很重要的性能指標。

在包含高速接口的數(shù)字系統(tǒng)中，F(xiàn)PGA是很常見的數(shù)據(jù)源器件。在FPGA中測試接口帶寬可通過硬件測試、軟件測試、軟硬協(xié)同測試幾種方式實現(xiàn)。硬件測試的優(yōu)點是測試時間粒度高，因此實時性好，但缺點是靈活性差；軟件測試的優(yōu)點是靈活性好、易調試，但缺點是實時性差，并且測試時間粒度低；軟硬協(xié)同的方法結合了硬件測試時間粒度高和軟件靈活的優(yōu)點，優(yōu)勢互補，場景適應性高。

FPGA中有針對RapidIO接口的IP，本文以此IP為基礎，基于其FPGA專有的軟核處理器，搭建了軟硬件協(xié)同的高速接口帶寬測試系統(tǒng)，為需要進行高速接口性能測試的系統(tǒng)應用奠定了堅實的基礎。

1" 系統(tǒng)組成

采用FPGA的RapidIO控制器IP核，測試高速接口協(xié)議層帶寬需要知道固定時間內包發(fā)出或接收的數(shù)量[1]。用戶接口層數(shù)據(jù)流采用AXI?Stream接口，接收接口的包尾LAST標志可作為計數(shù)指示信號。根據(jù)發(fā)送包尾指示信號可計算此接口的出口帶寬。若要測試高速接口入口帶寬，改為接收包尾計數(shù)信號即可，不再贅述。軟硬協(xié)同系統(tǒng)包括FPGA處理器硬件模塊、可配置硬件包計數(shù)量采樣與緩存模塊、軟件控制與處理模塊、RapidIO數(shù)據(jù)源壓力產(chǎn)生模塊，分別對各模塊的詳細設計予以介紹。

1.1" FPGA處理器硬件模塊

FPGA設計中處理器硬件層面采用FPGA專有的嵌入式處理器軟核，搭建相關外設接口APB總線、定時器、串口、中斷等[2]。FPGA專有的軟核處理器是可以嵌入在FPGA中的RISC處理器軟核，具有運行速度快、資源占用少、配置性強等優(yōu)點[3]，在FPGA中軟核處理器主頻可以運行在200 MHz，在通信系統(tǒng)中應用廣泛。該處理器可以通過APB總線與外部寄存器交互，可控制并監(jiān)測Verilog搭建的硬件采樣以及緩存模塊、收發(fā)包配置；定時器是以處理器內部總線時鐘為基準而精確控制時間的工具，處理器可以通過定時器精確得到當前時刻、程序運行時間等指標；通過串口可以很好地進行人機交互，配合軟件中的指令解析模塊可以方便地給處理器下達指令，并通過直觀的方式將結果予以反饋，避免了FPGA調試中使用VIO控制繁瑣、觀測不靈活等特性；中斷可以避免處理器輪詢處理任務復雜時響應慢的問題，通過定時器中斷和串口中斷等中斷接口可以將軟件系統(tǒng)設計為前后臺系統(tǒng)，或者搭配嵌入式實時操作系統(tǒng)，系統(tǒng)靈活性好、反應實時性高。測試系統(tǒng)SOPC硬件基本架構如圖1所示。

SOPC硬件時鐘由時鐘輸入經(jīng)過鎖相環(huán)處理后得到，SOPC硬件的復位信號由PLL_LOCK以及復位輸入做邏輯或操作以后在CPU時鐘下做異步復位同步釋放操作得到。指令存儲、數(shù)據(jù)存儲由片內RAM資源實現(xiàn)。AXI總線橋掛載APB、GPIO、TIMERT、UART、MEM等外設接口。通過UART、APB、GPIO、MEM系統(tǒng)具備基本的交互與存儲接口[4]，同時串口和TIMER具備中斷功能，通過軟件配置在中斷條件到達后處理器可跳轉到中斷處理函數(shù)，從而系統(tǒng)具備更強的實時性。

1.2" 可配置硬件包計數(shù)量采樣與緩存模塊

包計數(shù)量采樣模塊根據(jù)可調節(jié)采樣周期的產(chǎn)生周期采樣信號，將數(shù)據(jù)存到寄存器搭建的實時緩存空間內，可以通過APB寄存器接口配置采樣周期，通過配置采樣周期可以針對應用合理設置時間窗口得到數(shù)據(jù)指標。采樣信號由周期計數(shù)器產(chǎn)生，當計數(shù)器到達采樣周期時產(chǎn)生單脈沖采樣信號。緩沖空間采用[N]級寄存器，分別記為REG（0）、REG（1）、REG（[N]-2）、REG（[N]-1），采樣信號到來后，將REG（[N]-2）的數(shù)據(jù)存入至REG（[N]-1），REG（0）的數(shù)據(jù)存入REG（1），同時將最新的數(shù)據(jù)存入REG（0），并將包計數(shù)器清零，準備下一次的數(shù)據(jù)。SOPC可通過APB寄存器接口將采樣信號讀取，但因為軟件操作延遲大，直接讀取可能導致所讀取的數(shù)據(jù)在采樣時間上不連貫，所以增加了數(shù)據(jù)記錄模塊。通過鎖存信號可以將當前時刻之前的[N]個采樣數(shù)據(jù)鎖存到數(shù)據(jù)記錄模塊，鎖存信號可以通過軟件GPIO下發(fā)指令。這樣經(jīng)過握手，先記錄再讀取，軟件讀取的將是過去[N]個周期的實時數(shù)據(jù)，避免了采樣數(shù)據(jù)在采樣時間上不連貫的問題。最后數(shù)據(jù)記錄模塊的數(shù)據(jù)通過APB寄存器接口提取，供軟件計算處理?？膳渲糜布嫈?shù)量采樣與緩存模塊的硬件處理流程圖如圖2所示。

1.3" 軟件控制與處理模塊

軟件通過定時器可以周期性產(chǎn)生中斷信號，當定時時間到后說明處理器需要進行一次數(shù)據(jù)整理與上傳，處理器進入中斷處理程序后將計算標志FLAG置1。軟件后臺在檢測到FLAG為1后按順序執(zhí)行數(shù)據(jù)計算處理與上傳等過程，處理完后再將FLAG置0。軟件通過訪問相應APB寄存器接口可以配置采樣周期、提供鎖存信號、對采樣鎖存數(shù)據(jù)回讀、數(shù)據(jù)處理得到相應帶寬與抖動等指標。通過系統(tǒng)數(shù)據(jù)流瞬時帶寬，合理配置采樣周期可以設置觀測窗口粒度。通過合理設置定時器中斷間隔和采樣周期，可以兼顧測試系統(tǒng)軟件處理性能與觀測指標精確度。

在軟件后臺檢測到處理標志產(chǎn)生后，首先發(fā)送鎖存信號將數(shù)據(jù)鎖定，之后通過APB寄存器接口將過去[N]個采樣周期的包計數(shù)數(shù)據(jù)[（A1， A2，…， An）]從硬件讀取。軟件計算過去[N]個采樣周期的包統(tǒng)計量均值AVE_NUM，為[（A1+A2+…+An）N]。根據(jù)AVE_NUM以及包有效內容，可以得到過去[N]個采樣周期的平均帶寬[B]。根據(jù)AVE_NUM和各個采樣周期的返回值，可以得到包統(tǒng)計量的方差[C]，為[（A1-AVE_NUM）2+（A2-AVE_NUM）2+…+]

[（An-AVE_NUM）2N]，進而得到過去[N]個采樣周期包數(shù)據(jù)量的標準差[D]，為[C]的開方。通過平均帶寬[B]和標準差[D]，可以實時監(jiān)測系統(tǒng)的帶寬以及系統(tǒng)抖動等穩(wěn)定性指標。數(shù)據(jù)經(jīng)運算整理后，最后通過串口發(fā)送至上位機。軟件控制與處理流程如圖3所示。

1.4" 基于RapidIO的數(shù)據(jù)處理系統(tǒng)壓力測試模塊

壓力測試的目的是得到系統(tǒng)工作在相應硬件環(huán)境下的最大可處理帶寬，可以根據(jù)發(fā)送接口收發(fā)包量與數(shù)據(jù)包格式計算出系統(tǒng)最大帶寬承載能力。對于FPGA中的RapidIO控制器數(shù)據(jù)流采用的是基于AXI?Stream接口的HELLO格式包[5?7]，AXI?Stream接口的時序如圖4所示。當TREADY和TVALID都為高時，表明是控制器可以發(fā)送的有效數(shù)據(jù)，若此時TLAST同時也為高，表明此數(shù)據(jù)是包的最后一個數(shù)據(jù)，其中第一個有效數(shù)據(jù)是包頭。

當TREADY信號拉高時說明接口有能力發(fā)送數(shù)據(jù)，此時將TVALID信號拉高，TDATA的數(shù)據(jù)將傳入控制器。若每次TREADY為高的周期，總線上都存在符合RapidIO協(xié)議的包格式數(shù)據(jù)時，接口傳送的數(shù)據(jù)帶寬達到相應設計環(huán)境的最大值[8]。通過發(fā)包量數(shù)據(jù)和每個包周期的有效數(shù)據(jù)，可以計算出系統(tǒng)的當前帶寬。將TLAST作為包統(tǒng)計計數(shù)器的使能信號，包統(tǒng)計計數(shù)器即可供鎖存讀取模塊使用，進而后續(xù)軟件處理得到相關指標。

FPGA中的RapidIO用戶層包頭格式如圖5所示，因SWRITE包不需要遠端回復響應包，驗證采用SWRITE包[6]。

2" 板級驗證

基于以上方法，本文搭建了SOPC的測試環(huán)境，并基于C代碼和Verilog搭建了系統(tǒng)驗證環(huán)境。FPGA驗證環(huán)境如圖6所示。

FPGA（A）和FPGA（B）通過光纖連接，鏈路層通過FPGA中的SRIO接口連接[9]。FPGA（A）是數(shù)據(jù)發(fā)起與統(tǒng)計方，F(xiàn)PGA（B）是數(shù)據(jù)處理方，將收到的協(xié)議包加以解析與處理。在FPGA（A）上實現(xiàn)壓力測試模塊，即可測試搭建系統(tǒng)的最大處理帶寬。軟硬件協(xié)同測試系統(tǒng)定時握手得到過去若干采樣周期的包統(tǒng)計信息，經(jīng)過運算處理后，將結果反饋給上位機。同時，系統(tǒng)還具備參數(shù)配置等功能，通過串口可以向處理器下發(fā)指令，配置采樣周期等參數(shù)，計數(shù)器根據(jù)采樣周期定時緩存相應包數(shù)據(jù)量信息，使得系統(tǒng)具備更多靈活性。當應用業(yè)務運行成功后，通過串口發(fā)送指令運行掃描，定時器及其中斷系統(tǒng)開始工作，即可實時掃描系統(tǒng)的帶寬與抖動等性能[10]。

業(yè)務穩(wěn)定運行情況下，對設計指標進行測試，測試結果如圖7所示。從中可以看出，系統(tǒng)處理帶寬波動很小，同時包數(shù)據(jù)量相關標準差穩(wěn)定在很小的范圍內，具備很強的穩(wěn)定性。

為了模擬系統(tǒng)未按照預期及時處理數(shù)據(jù)的情況，通過將A與B的光纖拔掉再插上模擬異常情況下系統(tǒng)的性能，測試結果如圖8所示。

在拔掉或插上時刻，系統(tǒng)的包數(shù)據(jù)量標準差發(fā)生了明顯改變，系統(tǒng)處于不穩(wěn)定狀態(tài)。

通過實驗結果發(fā)現(xiàn)，在系統(tǒng)穩(wěn)定工作時發(fā)包量的平均值穩(wěn)定，并且標準差很小，說明系統(tǒng)穩(wěn)定。當拔掉光纖時，系統(tǒng)發(fā)包量均值變小直至為0，同時中間會有一段時間標準差很大，說明這段時間系統(tǒng)不穩(wěn)定。當再插入光纖時，系統(tǒng)發(fā)包量均值變小直至與拔光纖前的值接近，同時標準差也先增大再減小至拔光纖前的穩(wěn)定值。實驗結果與預期一致，設計的指標對于監(jiān)測系統(tǒng)的帶寬以及抖動具有一定意義。

3" 結" 語

通過以上設計及實現(xiàn)證明，本文設計的包平均量及抖動測試方式對于系統(tǒng)的性能以及可靠性測試具有重要意義，滿足工程需求。系統(tǒng)掃描深度以及間隔可由軟件編程控制，具備一定的靈活性與通用性。通過軟硬件的合理劃分、協(xié)調調度，可以方便實現(xiàn)純硬件難以實現(xiàn)的復雜運算與處理等問題。軟硬件協(xié)同可編程系統(tǒng)同時具有處理器和可編程邏輯的優(yōu)點，硬件反應快速準確，軟件靈活易修改，協(xié)同系統(tǒng)結合了硬件和軟件的優(yōu)點。本文所設計系統(tǒng)對于性能敏感型系統(tǒng)測試方法具備先進性。

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基金項目：河北省創(chuàng)新能力提升計劃項目（225A0201D）

作者簡介：劉淑濤（1981—），男，河北保定人，碩士研究生，高級工程師，研究方向為集成電路設計。

張宗森（1991—），男，河北辛集人，碩士研究生，工程師，研究方向為集成電路設計。

魏" 璇（1987—），男，河北衡水人，碩士研究生，高級工程師，研究方向為集成電路設計。

張卜方（1987—），男，河北邢臺人，碩士研究生，高級工程師，研究方向為集成電路設計。