作者簡介：梁亮（1990— ），男，工程師，碩士；研究方向：衛(wèi)星導(dǎo)航。

摘要：在當(dāng)今信息時代，高速模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）在數(shù)字信號處理系統(tǒng)中扮演著至關(guān)重要的角色，其性能直接關(guān)系到系統(tǒng)的整體性能和功耗。文章研究了高速ADC電路的低功耗設(shè)計和優(yōu)化問題，提出了一種在電路中通過降低靜態(tài)功耗和動態(tài)功耗來實現(xiàn)低功耗目標(biāo)的設(shè)計方法。該方法具體包括電源管理的優(yōu)化、低功耗器件的采用和時鐘分布的優(yōu)化等技術(shù)手段。這種方法有效降低了電力消耗，同時提高了ADC性能，具有一定的實用意義。

關(guān)鍵詞：高速ADC；低功耗設(shè)計；優(yōu)化技術(shù)；電路結(jié)構(gòu)；功耗優(yōu)化

中圖分類號：TN79" 文獻標(biāo)志碼：A

0" 引言

隨著通信、雷達(dá)、醫(yī)療影像等領(lǐng)域?qū)Ω咚?、高精度ADC的需求不斷增加，傳統(tǒng)的高功耗設(shè)計已經(jīng)難以滿足需求，如何在保證ADC性能的同時降低功耗成了一個迫切需要解決的問題。傳統(tǒng)的高速ADC電路在達(dá)到高性能的同時往往伴隨著較高的功耗，這主要源于電路結(jié)構(gòu)的復(fù)雜性、器件的選取以及時鐘頻率的提升等因素。在實際應(yīng)用中，高功耗不僅會導(dǎo)致設(shè)備的發(fā)熱問題，也會限制設(shè)備的使用時間和便攜性。因此，研究如何有效降低高速ADC電路的功耗，具有十分重要的實際意義。

1" 功耗問題與影響因素分析

1.1" 高速ADC電路中存在的功耗問題

高速ADC電路作為模擬信號到數(shù)字信號的轉(zhuǎn)換器，可以實現(xiàn)對信號進行高速、高精度的轉(zhuǎn)換。靜態(tài)功耗是高速ADC電路中不可忽視的問題之一。靜態(tài)功耗主要來自器件的漏電流和電路中的固定功耗。即使在沒有輸入信號的情況下，電路也需要消耗一定的能量［1］。隨著制程工藝的不斷進步，器件的尺寸不斷縮小，漏電流問題日益凸顯，成了限制功耗的重要因素。

動態(tài)功耗也是高速ADC電路中不可忽視的一部分。動態(tài)功耗主要來自電路中的開關(guān)活動和信號傳輸過程中的充電和放電過程。在高速ADC電路中，頻繁的信號采樣與時鐘信號切換等都會導(dǎo)致動態(tài)功耗的增加，時鐘信號的頻率提高也會直接導(dǎo)致動態(tài)功耗的增加。

1.2" 影響功耗的因素分析

影響高速ADC電路功耗的因素眾多，其中包括電路結(jié)構(gòu)、器件選擇、電源管理以及時鐘分配等方面。

電路結(jié)構(gòu)的設(shè)計：在傳統(tǒng)的高速ADC電路中，采用的是并行結(jié)構(gòu)或者串行結(jié)構(gòu)，這種結(jié)構(gòu)通常需要大量的電路元件以及復(fù)雜的電路布線，從而導(dǎo)致較高的功耗。

器件的選擇：在高速ADC電路中，模擬部分通常采用互補金屬氧化物半導(dǎo)體（Complementary Metal-Oxide-Semiconductor，CMOS）技術(shù)實現(xiàn)。不同的器件類型具有不同的特性，對功耗的影響也不同。

電源管理：合理的電源管理方案可以有效降低電路的靜態(tài)功耗和動態(tài)功耗，從而達(dá)到降低功耗的目的。

時鐘分配策略：時鐘信號在高速ADC電路中起著同步和驅(qū)動的作用，過多的時鐘信號或者不合理的時鐘分配方案會導(dǎo)致功耗增加。

2" 低功耗設(shè)計與優(yōu)化的技術(shù)

2.1" 基于功耗優(yōu)化的設(shè)計方法介紹

在解決高速ADC電路功耗問題的過程中，基于功耗優(yōu)化的設(shè)計方法顯得尤為重要。一種常見的方法是采用深亞微米工藝，通過降低晶體管的尺寸來減小漏電流，減少靜態(tài)功耗。同時，采用適當(dāng)?shù)碾娫垂芾矸桨敢部梢杂行Ы档挽o態(tài)功耗。

在電路結(jié)構(gòu)上，采用節(jié)能的邏輯電路設(shè)計和時序電路設(shè)計，使開關(guān)活動減少，從而可以使動態(tài)功率消耗減少。另外，異步時序設(shè)計能夠動態(tài)地根據(jù)需要對時鐘頻率進行調(diào)整，從而減少動態(tài)功耗。在時鐘設(shè)計上，也可以通過對時鐘進行合理的分配策略來減少動力消耗。

2.2" 降低靜態(tài)功耗的技術(shù)手段

降低靜態(tài)功耗常用的技術(shù)手段是采用深亞微米工藝。這種工藝可以顯著減小晶體管的尺寸，從而降低晶體管的漏電流和靜態(tài)功耗。根據(jù)金屬氧化物半導(dǎo)體場效應(yīng)晶體管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）漏電流的經(jīng)典估算公式：

ID=ID0（eVGS-VTnVT-1）

其中，ID是漏電流，ID0是飽和漏電流，VGS是柵極-源極電壓，VT是熱壓降，n是取決于襯底類型和工藝的參數(shù)［2］。

降低靜態(tài)功耗也采用低閾值電壓技術(shù)。這種技術(shù)可以通過調(diào)整晶體管的閾值電壓，使得晶體管在相同的柵極-源極電壓下工作，從而降低靜態(tài)功耗。低閾值電壓技術(shù)的實現(xiàn)通常需要在工藝上進行特殊設(shè)計，例如：選擇合適的襯底類型和摻雜濃度，采用特殊的柵極材料和結(jié)構(gòu)設(shè)計。

適當(dāng)?shù)碾娫垂芾矸桨敢部梢杂行Ы档挽o態(tài)功耗。例如：多電壓域設(shè)計可以將不同功能模塊的電路分別接入不同的電源域，根據(jù)實際需求靈活調(diào)整供電電壓，以達(dá)到最佳的功耗效果。

2.3" 降低動態(tài)功耗的技術(shù)手段

降低動態(tài)功耗常用的技術(shù)手段是采用節(jié)能的邏輯電路設(shè)計和時序電路設(shè)計。邏輯電路設(shè)計中常用的節(jié)能技術(shù)包括多閾值邏輯（Multiple Threshold Voltage，MTV）和逆變器鏈邏輯（Inverter Chain Logic，INV）。MTV技術(shù)可以通過調(diào)整晶體管的閾值電壓，使得晶體管在不同的邏輯狀態(tài)下具有不同的閾值電壓，從而降低開關(guān)功耗。INV技術(shù)可以通過串聯(lián)多個反相器來減小電路的時延，降低功耗。時序電路設(shè)計中常用的節(jié)能技術(shù)包括異步時序設(shè)計和時鐘門控技術(shù)。異步時序設(shè)計可以根據(jù)需要動態(tài)調(diào)整時鐘頻率，避免不必要的時鐘信號，從而降低功耗。時鐘門控技術(shù)可以根據(jù)需要動態(tài)打開或關(guān)閉時鐘信號，避免不必要的時鐘開銷，從而進一步降低功耗。在時鐘設(shè)計上，也可以通過對時鐘進行合理的分配來減少動力消耗。例如：將時鐘信號限制在需要的功能模塊內(nèi)部，縮短時鐘信號的傳輸路徑，降低電力消耗。

除此之外，優(yōu)化電路結(jié)構(gòu)也是降低動態(tài)功耗的重要手段之一。例如：采用深層級邏輯電路來減少電路的延遲，從而降低功耗；深層級邏輯電路還可以通過增加級數(shù)來減小邏輯門的輸入負(fù)載，提高電路的工作速度，從而降低功耗。

3" 技術(shù)實現(xiàn)與驗證

3.1" 電源管理優(yōu)化的實現(xiàn)方式

電源管理的優(yōu)化主要包括電源架構(gòu)設(shè)計、節(jié)能電源管理單元（Power Management Uni，PMU）、動態(tài)電壓調(diào)節(jié)等方面。電源管理的優(yōu)化在高速ADC電路設(shè)計中扮演著至關(guān)重要的角色，其優(yōu)化實現(xiàn)方式涉及方方面面。本文采用了多電壓域設(shè)計的電源架構(gòu)設(shè)計。多電壓域設(shè)計將電路分成多個功能模塊，針對各功能模塊的工作狀態(tài)，分別提供獨立的電源域。該方法通過對供電電壓進行動態(tài)調(diào)整，從而達(dá)到最佳的功耗效果［3］。比如將模擬部分和數(shù)字部分分別接入不同的電源域，根據(jù)實際需要對供電電壓進行靈活調(diào)整，能夠有效減少電力消耗。

PMU是一種專門用于管理和優(yōu)化電源供應(yīng)的集成電路，可以根據(jù)系統(tǒng)的實際功耗需求動態(tài)調(diào)整電源的輸出電壓和電流，以實現(xiàn)最佳的功耗效果。例如：PMU通過采用高效的開關(guān)電源轉(zhuǎn)換器和智能功率管理算法，可以在不影響系統(tǒng)性能的前提下降低電源供應(yīng)的功耗。

動態(tài)電壓調(diào)節(jié)技術(shù)可以根據(jù)不同的電路狀態(tài)動態(tài)調(diào)整供電電壓，使功耗達(dá)到最優(yōu)的降低程度。例如：采用動態(tài)電壓調(diào)節(jié)器來調(diào)整供電電壓，以滿足特定的負(fù)載需求而降低最大功耗；動態(tài)電壓調(diào)節(jié)器可以根據(jù)負(fù)載的電流波形和工作頻率實時調(diào)整輸出電壓，以滿足不同工作負(fù)載下的功耗需求，從而實現(xiàn)電源管理的優(yōu)化。

3.2" 采用低功耗器件的技術(shù)實現(xiàn)

在高速ADC電路設(shè)計中，對低功耗器件的選擇和設(shè)計至關(guān)重要。其中，常用的低功耗器件是低閾值電壓MOSFET。低閾值電壓MOSFET通過降低晶體管的閾值電壓，可以實現(xiàn)可控的導(dǎo)通狀態(tài)，在更低的柵源極電壓下，降低靜態(tài)功耗。這是因為晶體管的漏電流與柵極-源極電壓之間是指數(shù)關(guān)系，所以漏電流即使是很小的降低閾值電壓也可以得到明顯的降低［4］。低閾值電壓MOSFET在動態(tài)功耗方面的開啟電壓更低，可以在更短的時間內(nèi)降低開關(guān)時間，降低功耗。

深亞微米CMOS器件是另一種常用的低功耗器件，相對于傳統(tǒng)的CMOS器件具有更小的晶體管尺寸和更低的漏電流。由于晶體管尺寸的減小，導(dǎo)致通道長度縮短和電場的增強。因此，深亞微米CMOS器件具有更高的載流子遷移率和更低的漏電流，從而功耗更低。

3.3" 時鐘分配優(yōu)化的具體方法

時鐘分配對低功耗高速ADC電路設(shè)計起著至關(guān)重要的作用。時鐘分配需要采用合理的時鐘分配優(yōu)化方法，以實現(xiàn)功耗最小化和性能最大化。其中，局部時鐘網(wǎng)設(shè)計是常用的方法之一。局部時鐘網(wǎng)設(shè)計是將時鐘信號限制在需要的功能模塊內(nèi)部，縮短時鐘信號的傳輸路徑，從而減少功耗的一種基于功能模塊的時鐘分配方法。具體而言，時鐘信號可以從全局時鐘網(wǎng)中分離出來，形成一個局部的時鐘網(wǎng)，每個功能模塊都有各自獨立的時鐘信號，這樣就避免了時鐘信號經(jīng)過較長距離的傳遞路線，減少了傳輸延遲，減少了時鐘信號的耗電量。

時鐘分配優(yōu)化常用的方法還有時鐘門控制技術(shù)。時鐘門控技術(shù)可以根據(jù)需要對時鐘信號進行動態(tài)開啟或關(guān)閉，從而減少電力消耗。具體而言，時鐘信號的傳輸和接收可以由時鐘控制器控制（例如：傳送門、鎖存器等）在需要時使用，使得時鐘信號只在需要的功能模塊中開啟，而其他功能模塊則將時鐘信號關(guān)閉［5］。這樣就能有效降低時鐘信號的不必要傳輸，減少耗電量。

另一種常用的低功耗器件是絕緣體上硅（Silicon-on-Insulator，SOI）器件。SOI器件采用了絕緣層隔離技術(shù)，將一層絕緣層加到了晶體管的基底和襯底之間，能夠有效減少串?dāng)_，減少晶體管之間的相互電容效應(yīng)，從而降低了電力消耗。

量子點器件是一種利用納米尺度下量子效應(yīng)的特殊性質(zhì)的新型低功耗器件。由于量子點的限制效應(yīng)，載流子在三維空間中受到限制運動，減少了載流子的散射和漏電流。因此，量子點器件具有更高的載流子遷移率和更低的漏電流。

3.4" 實驗驗證與結(jié)果分析

實驗選取了一款高速ADC電路作為研究對象，設(shè)計了2種不同的時鐘分配方案進行比較。一種是基于全局時鐘網(wǎng)的傳統(tǒng)設(shè)計方案，另一種是采用局部時鐘網(wǎng)設(shè)計的優(yōu)化方案。在實驗中，保持其他設(shè)計參數(shù)不變，只改變時鐘分配方案，分別記錄2種方案下電路的功耗數(shù)據(jù)。

實驗得出，采用局部時鐘網(wǎng)設(shè)計的優(yōu)化方案相比傳統(tǒng)的全局時鐘網(wǎng)設(shè)計方案，可以顯著降低高速ADC電路的功耗。實驗結(jié)果表明，采用局部時鐘網(wǎng)設(shè)計的優(yōu)化方案平均功耗降低了約 25%。實驗數(shù)據(jù)的重復(fù)性較好，不同實驗編號下相同方案的功耗數(shù)據(jù)波動較小，表明所得結(jié)果具有較高的可信度。傳統(tǒng)全局時鐘網(wǎng)設(shè)計方案下的功耗略有波動，而采用局部時鐘網(wǎng)設(shè)計的優(yōu)化方案下的功耗波動較小，說明優(yōu)化方案具有較好的穩(wěn)定性。

4" 結(jié)語

本文綜合分析了高速ADC電路中存在的功耗問題，探討了影響功耗的因素以及降低靜態(tài)功耗和動態(tài)功耗的具體技術(shù)手段。在此基礎(chǔ)上，文章進一步介紹了電源管理優(yōu)化、低功耗器件應(yīng)用、時鐘分配優(yōu)化等實現(xiàn)方式。本研究通過實驗驗證與結(jié)果分析，得出了采用局部時鐘網(wǎng)設(shè)計的優(yōu)化方案相比傳統(tǒng)的全局時鐘網(wǎng)設(shè)計方案，可以顯著降低高速ADC電路的功耗的結(jié)論。這一結(jié)論為高速ADC電路的低功耗設(shè)計提供了重要指導(dǎo)，有望在實際應(yīng)用中提高電路性能，降低功耗，促進技術(shù)進步和應(yīng)用推廣。

參考文獻

［1］張琳，豈飛濤，劉濤，等.高速模數(shù)轉(zhuǎn)換器的關(guān)鍵測量技術(shù)［J］.微電子學(xué)，2022（2）： 334-338.

［2］潘嵩，鞠振河，趙音.基于Cortex-M7的32位ARM高速ADC采集電路［J］. 沈陽工程學(xué)院學(xué)報（自然科學(xué)版）， 2022（1）： 62-65，74.

［3］童燦.采用高速采樣保持電路結(jié)構(gòu)的InP ADC的研究與設(shè)計［D］.成都：電子科技大學(xué)， 2021.

［4］孔慶亮.高速ADC電路設(shè)計及布局布線分析［J］.工業(yè)控制計算機， 2019（12）： 93-94.

［5］劉勇聰，王建業(yè)，連振.高速ADC中具有失調(diào)對消的采樣保持電路設(shè)計［J］.火力與指揮控制， 2018（4）： 174-177.

（編輯" 王永超）

Low power design and optimization technology of high speed ADC circuit

LIANG" Liang

（China Communication System Co.， Ltd.， Hebei Branch， Shijiazhuang 050081， China）

Abstract：" In today’s information age， high speed Analog-to-Digital Converter （ADC） plays a vital role in digital signal processing system， and its performance is directly related to the overall performance and power consumption of the system. In this paper， the low power design and optimization of high speed ADC circuit are studied， and a design method to achieve low power consumption by reducing static power consumption and dynamic power consumption in the circuit is proposed. This method includes the optimization of power management， the adoption of low-power devices and the optimization of clock distribution. This method effectively reduces power consumption and improves the performance of ADC， which has certain practical significance.

Key words： high speed ADC; low power design; optimization technology; circuit structure; power optimization