摘 要：艦船聲吶的濕端設備位于水下，其所在環(huán)境復雜多變，設備受小型化和高集成度要求約束，聲吶濕端信號采集系統(tǒng)時間同步精度難以保持穩(wěn)定，因此不能保證聲吶設備的工作穩(wěn)定性。本文對硬件電路設計、現(xiàn)場可編程邏輯門列陣（Field Programmable Gate Array，F(xiàn)PGA）控制程序和設備應用環(huán)境可能會對控制時序產生影響的3個方面因素進行分析，優(yōu)化基于FPGA的多通道采集系統(tǒng)時序設計，在FPGA中構建同步檢測模塊，對同步采集延遲進行閉環(huán)補償，形成負反饋環(huán)路。對多通道時序進行補償并修正，既保證信號采集的同步性，又提高了FPGA控制程序時序設計裕度，解決了數據采集系統(tǒng)受物理位置等因素影響導致各個通道同步延遲不一致的問題，保證多通道采集系統(tǒng)各通道的一致性，提高設備運行的穩(wěn)定性。

關鍵詞：多通道采集；時序設計；同步延遲

中圖分類號：O 235" " " " " " 文獻標志碼：A

隨著我國近海資源陸續(xù)開發(fā)，水下探測設備需求增加[1]，水下控制系統(tǒng)小型化、集成化和模塊化的設計方法在工程中的應用前景廣泛[2-3]。受水下安裝使用環(huán)境復雜、安裝布置空間狹小等因素限制[4]，大規(guī)模傳感器陣列以及其配套電路對水下可應用空間將進一步壓縮[5]。本文高效地利用一套控制處理電路以及相應程序完成所需功能，利用高性能現(xiàn)場可編程邏輯門列陣（Field Programmable Gate Array，F(xiàn)PGA）實時實現(xiàn)多通道模數[6]、數模轉換以及同步數據計算處理和高速傳輸等功能，并采用時延補償等手段[7]使控制電路時序裕度滿足復雜環(huán)境應用要求。

1 多通道采集系統(tǒng)電路設計

多通道采集系統(tǒng)電路原理如圖1所示，本系統(tǒng)采用高性能FPGA為核心處理器，同步控制多通道控制信號，實時并行處理多通道采集信號，并根據處理數據控制模/數轉換（Digital to Analog Convertor，DAC）電路產生反饋信號，利用增益控制信號調節(jié)各個通道放大幅度，在采集數據處理過程中利用數據存儲模塊對高速大規(guī)模矩陣數據進行緩存處理，最終利用高速差分數據接口，將數字信號轉換為光纖信號進行遠距離傳輸通信。

多通道采集系統(tǒng)電路板卡布局如圖2所示，將電源模塊、FPGA多通道控制模塊和多通道采集模塊分別安裝在插槽母板上，利用擴展多通道采集模塊對更多接收通道信號進行采集控制。傳感器利用引線將實時接收的電信號傳遞至多通道采集模塊，F(xiàn)PGA多通道控制模塊利用組合邏輯與時序控制完成多通道信號采集處理功能，利用千兆以太網光纖實時接收上位機指令并傳輸處理后的數據。

2 多通道采集系統(tǒng)程序設計

多通道采集系統(tǒng)程序設計主要包括同步采集信號控制程序設計、時序設計、同步延遲校準程序設計和FPGA驅動信號參數設計。

2.1 同步采集信號控制程序設計

在多通道采集系統(tǒng)中，F(xiàn)PGA對各個采集模塊中各路模擬數字轉換（Analog to Digital Convertor，ADC）芯片直接進行控制，完成多通道信號實時同步轉換，單路ADC控制主要針對時鐘信號（Serial Clock，SCK）、片選信號（Chip Select，CS）、轉換信號（Convert，CNV）、非空閑信號（BUSY）、讀信號（Read，RD）和串行數據輸出（Serial Data Output，SDO）信號進行讀、寫控制等操作。本系統(tǒng)采用16位250 kHz采樣頻率的AD7656作為ADC芯片，完成同步采集6路接收通道。根據AD7656內部三路并行控制信號接口的時序邏輯圖進行程序設計，須轉換使能AD7656信號至CNVA/B/C端口（內部有A、B和C三路并行轉換通道），使ADC進行模數轉換，當ADC工作狀態(tài)指示信號顯示已完成數據轉換時，可進行讀取轉換結果指令操作，讀取并行數據位轉換結果，在該過程中須保持片選信號使能，六路通道重復完成讀取數據操作后，本周期采集控制程序結束，具體流程如圖3所示。

2.2 多通道采集控制時序設計

當接收同步信號后，F(xiàn)PGA將同步產生多路CNV控制信號，ADC進行模擬信號采集鎖存，并進行數字轉換，在轉換過程中使BUSY信號置高，轉換時間tCNV為典型值3 μs。轉換結束后，控制RD信號置低，進行ADC讀操作，ADC轉換至讀使能信號時間間隔t1無最小值要求，RD控制信號脈寬t2為36 ns～45 ns，2個通道讀取RD控制信號最小使能間隔t3為6 ns，ADC數據端口響應RD信號延遲時間t4為36 ns～45 ns，數據信號保持時間t5為10 ns，多通道采集電路控制信號時序如圖4所示。

2.3 同步延遲校準程序

在多通道ADC電路設計中，經過簡單測量很難得到FPGA控制信號與同步信號延遲的具體數值，但是可以利用FPGA產生高頻Check信號，實時讀取各個ADC反饋的BUSY信號狀態(tài)。AD7656內部轉換周期為3 μs，因此可以檢測各個CNV轉換信號與同步信號的時延周期數，并對時延一致性進行調整，同步延遲校準檢測時序如圖5所示。

2.4 FPGA驅動信號參數設計

在多通道采集系統(tǒng)中，利用FPGA 進行倍頻、分頻等操作，得到各個控制信號。FPGA輸入時鐘為100 MHz信號，利用內部鎖存轉換為全局時鐘，經過計數器1 000倍分頻得到CNV信號，因此ADC采樣頻率為100 kHz，Check信號為100 MHz，全局時鐘信號倍頻4倍得到400 MHz檢測信號，當檢測BUSY信號由置高變?yōu)橹玫蜁r，即CNV信號上升沿至BUSY信號下降沿的時間周期為3 μs，Check檢測信號累計計數至1 200次后，以10 MHz頻率將RD信號置低，同時下達對模數轉換器進行數據并行輸出的指令，滿足數據輸出時間為10 ns限制要求，ADC各控制信號參數設計見表1。

3 時序影響因素分析

3.1 硬件電路設計影響分析

在多通道采集系統(tǒng)硬件電路中，在不同的布局、布線條件下，各個信號會出現(xiàn)不同的延遲誤差，由于FPGA驅動信號能力不足，因此需要利用驅動芯片作為控制信號的中繼放大，增強多通道采集電路的驅動性能，同時ADC芯片數字輸出端也需要利用緩存器對多路數據信號進行隔離、保存，因此帶來的FPGA控制時序需要進行測量補償。

在采集電路中經常使用串聯(lián)、并聯(lián)阻抗來減少高頻時鐘、數據信號尖峰對模擬信號的干擾，因此FPGA輸出的源端信號經過阻抗處理后，受電路中寄生電容影響會產生RC濾波效果，原來較為陡峭的上升、下降時序會更加平緩。各個采集通道電路特性存在細微差別，F(xiàn)PGA的同步控制信號在不同通道的響應也存在差別，導致多通道控制時序出現(xiàn)錯誤或延遲，需要時序測量并補償來對這類問題進行修正。

3.2 FPGA控制程序影響分析

在FPGA程序設計過程中，對模塊化進行功能設計、調試，在程序整合過程中會出現(xiàn)頂層程序融合導致FPGA內部資源優(yōu)化，寄存器傳輸級（Register transfer level，RTL）結構改變導致原程序時序裕度不能滿足多通道采集電路同時工作的要求。在FPGA控制程序設計過程中，受芯片內部資源限制，多個D觸發(fā)器、與非門電路多層級嵌套使用，導致觸發(fā)信號延遲時間累加，當累加結果超過FPGA內部工作周期限制時，原程序時序出現(xiàn)錯拍現(xiàn)象，導致時序整體延遲或引起程序邏輯錯誤?？稍O計內部校驗模塊，根據計數器對控制程序的時序以及邏輯結果進行核驗，解決FPGA內部控制程序中的時序問題。

3.3 設備應用環(huán)境影響分析

多通道采集系統(tǒng)在高溫、低溫、高鹽度和濕熱等復雜環(huán)境中長時間工作，會對系統(tǒng)控制程序的時序產生影響。在高溫環(huán)境中，受溫漂影響，供電電路、時鐘電路、FPGA扇入端口參數、扇出端口參數、ADC驅動性能以及容性器件等均會產生變化，造成FPGA驅動控制信號以及ADC響應信號時序發(fā)生變化。在低溫環(huán)境中，各個芯片程序啟動、輸入輸出電路電平響應、分離元器件參數變化等也會對FPGA程序產生影響。聲吶設備濕端受艦船在水中長時間搖擺狀態(tài)以及海浪、洋流和暗涌等影響，設備結構會變動，導致設備散熱部件導熱性能下降，局部產生較大溫升，多通道采集模擬信號會發(fā)生變化。在FPGA內部構建檢測模塊，實時監(jiān)測程序的主要控制參數，利用計數器對多通道采集電路同步控制時序進行閉環(huán)控制，設置時序控制裕量，在FPGA時序裕度條件下，可以保證設備正常、穩(wěn)定地運行。

4 多通道采集控制信號時延測量

4.1 同步時延測量方法

在多通道采集系統(tǒng)正常工作的過程中，利用Check信號對各個采集通道ADC芯片BUSY輸出信號進行檢測，以FPGA轉換控制信號CNV上升沿為Check計數起始時刻，以ADC輸出狀態(tài)信號BUSY下降沿為截止時刻，統(tǒng)計Check信號個數，根據各個通道檢測的Check信號個數計算實際信號延遲大小，并將各個通道延遲情況反饋至延遲補償器中，在進行下個轉換周期的過程中，對CNV信號進行延遲調節(jié)，按照Check檢測信號周期將延遲周期補償至各個轉換信號，形成閉環(huán)式自動調節(jié)方法，同步延遲測量方法流程如圖6所示。使用Check計數器緩存數據，并利用累加移位進行平滑處理，在每個轉換周期均可進行自動補償調節(jié)。在理論設計無延遲的情況下，CNV信號轉換至BUSY信號時間應為3 μs，對應Check計數為1 200個。

4.2 同步時延測量結果以及分析

受高溫環(huán)境中寄生電容變化影響，高速信號延時將產生較大偏差，利用溫循控制箱創(chuàng)造50 ℃高溫工作環(huán)境，將信號源產生的25 kHz正弦信號輸入母板，進行并連后，接入各個信號調理采集電路ADC前端，多通道控制電路按照同步下行指令對不同采集板卡模塊的同步延遲進行標校，構成同步信號延遲控制負反饋環(huán)路，在對各個接收采集通道進行同步延遲測量后，將采集系統(tǒng)的SYN同步信號按照各個ADC芯片Check計數器差值周期進行延遲。多通道同步采集數據光纖經光電轉換后存儲至數據記錄儀中，具體測量方試驗框如圖7所示。

按照1 s工作周期對多通道控制電路FPGA中Check信號統(tǒng)計數據進行均值處理，輸出延遲對照結果見表2，不同編號的采集模塊的同步信號延遲主要受物理位置影響，F(xiàn)PGA與各多通道采集模塊的距離增加，延遲量呈增大趨勢。將多通道采集模塊在插槽母板中的原順序按逆序重新排列后進行測量，結果與原順序測量結果基本保持一致。多通道采集系統(tǒng)對同步時延進行測量、閉環(huán)反饋補償后，在各個采集模塊中，ADC芯片的同步信號延遲均可降至1個Check信號周期內，即5 ns，各采集通道將很大程度地降低物理位置導致的同步采集時延，各個通道采集同步性很大程度地提高。對數據記錄儀中多通道采集數據進行對比，經過延遲補償后各通道轉換數據未出現(xiàn)時序異常，各個通道相位一致性由0.5°提高至0.1°。

5 結論

在FPGA中構建高頻檢測模塊，對同步采集延遲進行閉環(huán)補償，形成負反饋環(huán)路，降低了多通道采集控制信號的同步延遲，在多通道水聲信號檢測的實際工程應用中，僅利用閉環(huán)調節(jié)同步采集延遲時間，即可獲得較優(yōu)秀的多通道采集系統(tǒng)一致性指標。在硬件電路設計、FPGA控制程序以及設備應用環(huán)境影響3個方面，對采集系統(tǒng)時序影響原理進行分析，有助于在FPGA控制程序設計中提高時序裕度，保證在復雜環(huán)境中采集系統(tǒng)性能指標，提高了設備的穩(wěn)定性。

參考文獻

[1] ROBERT W J. China’s maritime strategy and national security"in the South China Sea[J]. Journal intelligence and national security，2019，3（36）：1-7.

[2]楊益新，韓一娜，趙瑞琴，等.海洋聲學目標探測技術研究現(xiàn)狀和發(fā)展趨勢[J].水下無人系統(tǒng)學報，2018，26（5）：369-386.

[3]張延厚，王超，張奇，等. 水聲目標探測和識別融合技術發(fā)展綜述[J].信號處理. 2023，10（35）：1711-1727.

[4]盧俊，張群飛，史文濤，等.探測通信一體化研究現(xiàn)狀與發(fā)展趨勢[J].信號處理，2019，35（9）：1484-1495.

[5]葛錫云，周宏坤，郭楊陽，等.水下平臺聲學兼容性技術綜述[J].海洋工程裝備與技術，2022，6（7）：395-400.

[6]梁晨，于駿申.多通道高精度采集系統(tǒng)設計[J].聲學技術，2019，5（38）：281-282.

[7]田坦，劉國枝，孫大軍. 聲納技術[M].哈爾濱：哈爾濱工程大學出版社，2004.