田 磊

（1.珠海零邊界集成電路有限公司 珠海 519070；2.珠海格力電器股份有限公司 珠海 519070）

引言

ATE芯片測試是指自動測試設(shè)備（Automatic Test Equipment，ATE）對芯片進(jìn)行測試的方法。隨著集成電路技術(shù)的不斷發(fā)展，芯片的規(guī)模和復(fù)雜性不斷增加，ATE芯片測試技術(shù)也得到了廣泛的研究和應(yīng)用。

目前，學(xué)者們已經(jīng)取得了一些關(guān)于ATE芯片測試的研究成果。其中，一些重要的研究包括：①測試算法研究：針對不同類型的芯片，研究高效的測試算法是ATE芯片測試的核心問題之一。例如，邊界掃描測試、內(nèi)建自測、測試壓縮等算法，這些算法可以提高測試效率、降低測試成本。②測試結(jié)構(gòu)設(shè)計：為了能夠準(zhǔn)確地檢測芯片的故障，需要設(shè)計合理的測試結(jié)構(gòu)。學(xué)者們研究了一些新的測試結(jié)構(gòu)，如掃描鏈、測試矢量生成器等，以增強ATE芯片測試的可靠性和效率。③故障診斷與識別：故障診斷和識別是ATE芯片測試的重要環(huán)節(jié)，通過研究故障模式和影響分析（Fault-Propagation Analysis）、故障模擬和仿真等技術(shù)，可以有效地識別和定位芯片中的故障。④測試性分析與評估：通過對芯片進(jìn)行測試性分析和評估，可以確定ATE芯片測試的覆蓋率和可靠性。學(xué)者們研究了一些新的測試性分析和評估方法，以優(yōu)化ATE芯片測試的過程。

但這些已有的研究主要是集中在針對某一個測試項目的如何優(yōu)化，未能從整體上對芯片F(xiàn)T測試的流程方法進(jìn)行闡述。本文針對一款空調(diào)外機芯片，該芯片管腳眾多，受限于ATE測試平臺Chroma 3380測試通道數(shù)量有限，筆者提出一種針對于多管腳芯片在FT測試平臺的通道分配的硬件設(shè)計方案及測試流程。該測試方案實現(xiàn)了對該芯片的主要功能與性能參數(shù)測試，能夠作為通用測試方法供相關(guān)測試研發(fā)人員參考。

表1 板卡資源能力

1 Chroma 3380D 系統(tǒng)資源配置

1.1 Chroma 3380D 簡介

Chroma 3380D 自動化測試系統(tǒng)基于Windows 7操作系統(tǒng)環(huán)境，基于CRAFT C/C++ 編程語言。整個測試系統(tǒng)采用彈性化硬件結(jié)構(gòu)，多樣彈性VI電源，可根據(jù)測試需求選配不同的測試板卡，整個設(shè)計小型化、低功耗化，是功能強大、使用經(jīng)濟的自動化測試系統(tǒng),可滿足多種形式的集成電路測試用途。

1.2 Chroma 3380D測試資源

Chroma 3380D測試系統(tǒng)可通過靈活配置測試板卡來滿足測試要求。系統(tǒng)可配置 MLDPS、MXREF、MXUVI、MXDPS、MXPMU、PPMU等板卡，支持gang-mode 模式滿足更高的測試要求，板卡資源電流電壓能力如表 1 示。

2 測試系統(tǒng)配置

2.1 測試系統(tǒng)配置

本次是基于一款32位ARM Cortex-M0內(nèi)核微處理器的空調(diào)外機芯片，針對該空調(diào)外機芯片的測試要求給出所需的FT測試項目。整個FT測試系統(tǒng)由3380D（tester）測試機、DIB（Device Interface Board）測試所用的PCB板卡、Load Board（測試負(fù)載板）組成，不同package使用不同Load Board測試。FT測試系統(tǒng)基于Chroma的3380D平臺開發(fā)，測試時采用4sites方式測試，以提高產(chǎn)能、降低測試成本。硬件上配備4片MXLPC BOARD、1片MLDPS-16（或MLDPS-32）、1片MXPG3、1片MXPMU、1片MXBUS，以提供256Channels（64CHBoard）、256PPMU（64PPMUBoard）、16DPS（16DPSBoard）、16PMU（16PMUBoard）。

3 芯片規(guī)格

本次基于的外機空調(diào)芯片是一款100個管腳的芯片，如圖1、2所示。

圖1 芯片管腳圖

圖2 芯片實物照片

Chroma 3380D的通道僅有64個，每顆芯片只能占用測試機64個通道。為實現(xiàn)4-site并測要求，筆者采用歐姆龍干簧式繼電器來進(jìn)行通道分時切換，如圖3所示。當(dāng)Relay off（繼電器關(guān)閉）狀態(tài)下，XAIN10_SITE1引腳與XAIN12_SITE1引腳相連通，當(dāng)Relay on（繼電器閉合）狀態(tài)下，XAIN11_SITE1引腳與XAIN13_SITE1引腳相連通，通過此方法來做到芯片管腳的分時復(fù)用，將芯片100個管腳的測試資源分配到Chroma 3380D測試機的64個通道中。

圖3 繼電器切換原理圖

關(guān)于繼電器的開關(guān)和閉合的指令，可參考Chroma3380D用戶手冊10，有UR（User Relay）針對用戶繼電器的開關(guān)設(shè)置，如表2示[6,7]。

4 芯片測試項目

集成電路的測試是非常重要的環(huán)節(jié)，它確保了器件的性能和可靠性。數(shù)字集成電路測試項主要包含連通性測試、直流參數(shù)測試、交流參數(shù)測試以及功能測試四個部分[2-5]，如表3所示。

表3 數(shù)字集成電路測試的測試項

通過這些測試，可以確保集成電路的質(zhì)量和可靠性，從而保證其在最終產(chǎn)品中的應(yīng)用能夠正常工作。

4.1 測試項目

1）開路與短路測試（Open/Short test），也稱為連續(xù)性測試（Continuity test），其用于測試芯片與ATE測試機資源的連通性是否完好。在真正的芯片測試流程開始之前，我們通常需要確認(rèn)芯片與測試機的連接是否正常，如果芯片沒有放好，做其他測試并無意義。開路與短路測試測試項目，可以用來快速地判斷IC芯片是否為良品的一種方法。同時，也可以用來驗證測試系統(tǒng)及相關(guān)設(shè)施是否正常。例如 Probe Card 及 Socket 是否連接正常。連接性測試能快速檢測出被測器件（Device Under Test，DUT）是否存在電性物理缺陷，如引腳短路、bond wire缺失、引腳的靜電損壞以及制造缺陷等。

2）靜態(tài)電流測試（IDDQ_Test）。IDDQ是針對晶體管的故障，其主要原理是通過檢測CMOS靜態(tài)漏電流是否有較明顯變化來判斷電路中是否有短路等故障。IDDQ表示晶體管在靜止?fàn)顟B(tài)下的漏電流，因為正常的CMOS晶體管靜態(tài)漏電流IDDQ相比于動態(tài)電流很小，故我們可以通過觀測靜態(tài)漏電流變化來完成對芯片的測試篩選。

3）輸入腳漏電流（IIL/IIH）測試。輸入腳在邏輯 1時的漏電流量稱為 Input Leakage in High，簡稱 IIH。輸入腳在邏輯 0 時的漏電流量稱為 Input Leakage in Low，簡稱 IIL。即測試芯片所有IO Pins用作GPI時的漏電流IIL/IIH。測試所有GPI Pins對電源的漏電流IIL、對地的漏電流IIH以及測試相鄰PKG相鄰管腳間的漏電流。

4）輸入腳漏電流（VOH/VOL）測試。VOH（Output Voltage in High），輸出腳在邏輯 1 時的最小電壓值。IOH（Output Current in High），輸出腳在邏輯1時的電流值。測試所有IO Pins用作GPO時的驅(qū)動能力。

5）SCAN測試。整個芯片可以看作大量寄存器和寄存器之間的組合邏輯的集合。通過對寄存器插入掃描鏈（scan chain），根據(jù)物理缺陷建立的fault model進(jìn)行求解，產(chǎn)生結(jié)構(gòu)性測試向量，完成芯片數(shù)字邏輯的測試，稱為scan測試。

6）Mbist_Test測試。Mbist是memory build-in-self test的縮寫，意為存儲器內(nèi)建自測試?！皟?nèi)建”的含義是指針對存儲器的測試向量由內(nèi)建的存儲器測試邏輯自動產(chǎn)生，而非外部測試機臺（ATE：Auto-Test-Equipment）生成。MBIST 電路將產(chǎn)生測試向量的電路模塊以及檢測測試結(jié)果的比較模塊都置于芯片的內(nèi)部，在測試完成后，將測試的結(jié)果通過芯片的測試引腳送出到芯片的外部。MBIST 的核心思想是在芯片內(nèi)部，存儲器外部建立測試電路結(jié)構(gòu)，實現(xiàn)對存儲器的讀寫控制：寫入測試向量，讀出響應(yīng)數(shù)據(jù)。

7）CHECK_CODE_BLANK測試。檢測eflash的main page （code） info page（boot rom）區(qū)是否已燒寫。通過配置待測芯片進(jìn)入FUNC mode（功能模式），通過SWD讀取eflash，檢測main page（code區(qū)）info page（boot rom區(qū)）是否已經(jīng)燒寫。

8）CODE_PROG_VERIFY測試。給eflash的main page info page區(qū)燒錄code；配置待測芯片進(jìn)入FUNC mode（功能模式），通過SWD燒寫code到EFLASH的mainpage（code區(qū)）infopage（bootroom區(qū)）；

9）GET_TRIM_VALUE測試。檢測芯片Trim Value是否已經(jīng)在CP燒寫；獲取BandGap_Trim、LDO_Output_Trim、RC1K_Trim、RC8MR_Trim、RC8MC_Trim等信息。

10）CHECK_TRIMMING_RESULT測試。檢測執(zhí)行OPT_BYTES_PROG_VERIFY后的芯片LDO電壓及IRC8M輸出頻率是否滿足要求。

11）LVD_Test測試。LVD的功能是檢測芯片的低電壓比較器功能是否正確。

12）鎖相環(huán)PLL_6X_Test測試。測試芯片鎖相環(huán)（PLL_6X）8分頻后的輸出端頻率是否正確。

13）OSC_8M_32K_Test測試。分別測試芯片外掛8 MHz晶振時和的32.768 kHz晶振時的輸出端的頻率是否正確。

14）ADC_Test模擬數(shù)字測試。測試模數(shù)的AD轉(zhuǎn)換功能是否正確。

15）DAC_ACMP_Test數(shù)字模擬測試。測試DAC模數(shù)轉(zhuǎn)換及ACMP電壓比較器功能是否正確。

4.2 并測時間

通過調(diào)試，芯片測試結(jié)果如表4所示。

表4 芯片測試結(jié)果

5 結(jié)論

為了解決多管腳芯片在FT測試平臺中通道數(shù)量有限的問題，本文提出了一種硬件設(shè)計方案和測試流程。該方案實現(xiàn)了對芯片的主要功能和性能參數(shù)的測試，可以作為通用的測試方法供相關(guān)測試研發(fā)人員參考。

具體而言，該方案包括諸多步驟。分析芯片的管腳數(shù)量和功能，確定需要測試的主要功能和性能參數(shù)。

根據(jù)ATE測試平臺的通道數(shù)量和芯片的管腳數(shù)量，設(shè)計合理的通道分配方案。根據(jù)通道分配方案，選擇適當(dāng)?shù)臏y試儀器和測試夾具，搭建測試平臺。利用了繼電器分時復(fù)用的硬件電路設(shè)計，構(gòu)建了一個多通道的測試平臺。這一平臺可以同時對多個管腳進(jìn)行測試，大大提高了測試效率。編寫測試程序，實現(xiàn)對芯片各個功能的測試，記錄測試數(shù)據(jù)。測試結(jié)果會被實時收集并進(jìn)行分析，以確定芯片是否符合設(shè)計要求。

通過這一方案和流程的實施，我們成功地解決了多管腳芯片在FT測試平臺中通道數(shù)量有限的問題。這不僅提高了測試效率，降低了測試成本，而且為多管腳芯片的可靠性提供了保證。在實際應(yīng)用中，這一方案和流程已經(jīng)被廣泛應(yīng)用于各種類型的多管腳芯片測試中，并取得了良好的效果。