匡曉云，黃開天，楊祎巍

（南方電網(wǎng)科學(xué)研究院，廣東 廣州 510663）

電子系統(tǒng)結(jié)構(gòu)不斷向復(fù)雜化、一體化發(fā)展，電子系統(tǒng)設(shè)計(jì)技術(shù)的困難程度不斷提升。在多核處理系統(tǒng)應(yīng)用前，數(shù)據(jù)高速計(jì)算與復(fù)雜性功能操作無法有效結(jié)合，多核處理技術(shù)為此提供了相應(yīng)的解決方案，并成為構(gòu)建高性能處理器的重要手段。

不少研究學(xué)者針對(duì)多核處理器電力芯片低功耗特征進(jìn)行系統(tǒng)設(shè)計(jì)，文獻(xiàn)[1]綜合敘述多核處理器芯片的功能及特點(diǎn)，應(yīng)用不同的芯片處理技術(shù)調(diào)整芯片的安裝參數(shù)，加強(qiáng)整體系統(tǒng)處理，構(gòu)建多核架構(gòu)，根據(jù)芯片的動(dòng)態(tài)功率峰值分析芯片能耗，在研究處理器與芯片相關(guān)性的基礎(chǔ)上記錄能耗信息，有效獲取系統(tǒng)設(shè)計(jì)數(shù)據(jù)，但獲取的參數(shù)可靠性較低。文獻(xiàn)[2]分析了多核處理器連接口處的芯片系統(tǒng)設(shè)計(jì)特征，通過數(shù)據(jù)直傳端口解析芯片存儲(chǔ)器結(jié)構(gòu)，提出具有自主共享功能的系統(tǒng)設(shè)計(jì)操作。在闡述系統(tǒng)接口的不同協(xié)議層功能后構(gòu)建芯片能耗模擬平臺(tái)，有效獲取芯片低能耗數(shù)據(jù)，驗(yàn)證整體系統(tǒng)設(shè)計(jì)的正確性，實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)測(cè)驗(yàn)，但該方法在系統(tǒng)設(shè)計(jì)的過程中對(duì)芯片的結(jié)構(gòu)處理不到位，無法加強(qiáng)系統(tǒng)內(nèi)部芯片間的聯(lián)系，影響系統(tǒng)設(shè)計(jì)的精準(zhǔn)度。

為此，針對(duì)以上問題，該文設(shè)計(jì)了一種基于高密度計(jì)算的多核處理器電力芯片低功耗系統(tǒng)。

1 多核處理器電力芯片低功耗結(jié)構(gòu)設(shè)計(jì)

1.1 存儲(chǔ)器層次結(jié)構(gòu)設(shè)計(jì)

多核處理器系統(tǒng)程序操作很大程度上依賴內(nèi)部存儲(chǔ)系統(tǒng)的數(shù)據(jù)傳輸性能，為此在進(jìn)行多核處理器電力芯片低能耗結(jié)構(gòu)設(shè)計(jì)的初始階段，需要分析系統(tǒng)內(nèi)部存儲(chǔ)器層次結(jié)構(gòu)設(shè)計(jì)操作，引入高密度分析，設(shè)置存儲(chǔ)公式為：

式中，L表示存儲(chǔ)參數(shù)；y表示系統(tǒng)存儲(chǔ)空間數(shù)據(jù)；P表示存儲(chǔ)準(zhǔn)則；x表示存儲(chǔ)數(shù)據(jù)數(shù)量；Pμ表示涉及本地信息的存儲(chǔ)數(shù)據(jù)；xμ表示經(jīng)過初始處理的存儲(chǔ)數(shù)據(jù)[3-4]。

根據(jù)獲取的存儲(chǔ)參數(shù)調(diào)整系統(tǒng)內(nèi)部存儲(chǔ)層次結(jié)構(gòu)，當(dāng)存儲(chǔ)系統(tǒng)收到相應(yīng)數(shù)據(jù)信息指令時(shí)，將自動(dòng)發(fā)射請(qǐng)求接收指令，同時(shí)生成一個(gè)請(qǐng)求字段數(shù)據(jù)塊，該數(shù)據(jù)塊內(nèi)部存儲(chǔ)指令會(huì)延遲信號(hào)。當(dāng)請(qǐng)求指令無法傳輸至中心管理系統(tǒng)時(shí)，字段數(shù)據(jù)塊將自動(dòng)發(fā)射延遲信號(hào)，避免數(shù)據(jù)輸送錯(cuò)誤[5]。

存儲(chǔ)器層次結(jié)構(gòu)如圖1 所示。

圖1 存儲(chǔ)器層次結(jié)構(gòu)

觀察圖1 可知，由于不同傳輸速度的處理器將影響內(nèi)部存儲(chǔ)系統(tǒng)的數(shù)據(jù)輸送效果，該文設(shè)置存儲(chǔ)墻阻隔與數(shù)據(jù)傳輸信息特征不相符的數(shù)據(jù)信息，避免因內(nèi)存性能差異造成的信息存儲(chǔ)位置偏差[6-7]。匹配系統(tǒng)中心存儲(chǔ)結(jié)構(gòu)與層次結(jié)構(gòu)裝置，不斷調(diào)整主存儲(chǔ)器與CPU 寄存器之間的關(guān)系參數(shù)，改善數(shù)據(jù)緩存速率，執(zhí)行外部數(shù)據(jù)接收傳輸指令，降低數(shù)據(jù)冗余程度[8]。若存儲(chǔ)空間內(nèi)部的數(shù)據(jù)被重復(fù)使用，根據(jù)多核處理器的數(shù)據(jù)工作平臺(tái)調(diào)整計(jì)算模型，加速信息之間的傳遞，實(shí)現(xiàn)存儲(chǔ)器結(jié)構(gòu)層次設(shè)計(jì)。

1.2 系統(tǒng)控制協(xié)處理器單元設(shè)計(jì)

系統(tǒng)控制協(xié)處理器單元主控中心為處理器提供所需的指令執(zhí)行環(huán)境，在進(jìn)行數(shù)據(jù)傳輸與控制的過程中調(diào)整控制位置，及時(shí)轉(zhuǎn)化數(shù)據(jù)編碼，將無關(guān)數(shù)據(jù)隔離在主系統(tǒng)外，避免無關(guān)數(shù)據(jù)對(duì)處理器單元設(shè)計(jì)的影響。處理器結(jié)構(gòu)如圖2 所示。

圖2 處理器結(jié)構(gòu)

觀察圖2 可知，處理器在將虛擬數(shù)據(jù)地址轉(zhuǎn)換為實(shí)際數(shù)據(jù)控制地址后訪問中心管理空間，向主線單元發(fā)射系統(tǒng)控制信號(hào)，訪問內(nèi)部數(shù)據(jù)傳輸軌跡[9]。

當(dāng)處理器同時(shí)選用頻率固定的警報(bào)系統(tǒng)時(shí)，通常選取程序執(zhí)行性能衡量公式檢驗(yàn)處理器的控制性能，其公式如下：

式中，K表示處理器控制性能數(shù)據(jù)；CPI表示指令警報(bào)裝置的響應(yīng)周期；f表示裝置響應(yīng)頻率；d表示系統(tǒng)控制總時(shí)長(zhǎng)[10-11]。

在系統(tǒng)控制協(xié)處理器中流水線裝置負(fù)責(zé)控制信號(hào)收發(fā)操作，系統(tǒng)內(nèi)寄存器將收集的信號(hào)輸出為物理地址并轉(zhuǎn)存至處理器內(nèi)部，在輸入額定電力芯片數(shù)值后分析信號(hào)來源，追蹤來源通道的信號(hào)發(fā)射位置，完成處理器設(shè)計(jì)[12]。

1.3 AHB 總線與時(shí)序

AHB 總線系統(tǒng)主要由主從模塊和控制選擇模塊構(gòu)成，不同的模塊對(duì)應(yīng)多核處理器內(nèi)部的不同子處理系統(tǒng)[13-14]。主模塊通過系統(tǒng)內(nèi)部總線發(fā)出讀寫控制信號(hào)，從模塊接收控制信號(hào)并響應(yīng)數(shù)據(jù)信息。由于相同時(shí)刻只能存在一種總線模塊，為此在進(jìn)行數(shù)據(jù)傳輸?shù)倪^程中需加強(qiáng)對(duì)模塊數(shù)據(jù)傳輸?shù)恼{(diào)整力度，加強(qiáng)主模塊對(duì)設(shè)備的總體控制權(quán)，構(gòu)建模塊控制公式：

控制選擇模塊主要由譯碼器和仲裁器構(gòu)成，仲裁器根據(jù)指定的仲裁標(biāo)準(zhǔn)判斷不同設(shè)備發(fā)出的總線控制請(qǐng)求，主系統(tǒng)對(duì)設(shè)備具有優(yōu)先控制權(quán)。譯碼器對(duì)收集的數(shù)據(jù)地址進(jìn)行翻譯，同時(shí)根據(jù)傳輸?shù)臄?shù)據(jù)線路復(fù)刻數(shù)據(jù)編碼，通過高密度處理得到的時(shí)序圖如圖3 所示。

圖3 時(shí)序圖

在接收到仲裁器發(fā)出的請(qǐng)求信號(hào)后，AHB 總線將自動(dòng)訪問設(shè)備狀態(tài)，并從系統(tǒng)主模塊中分配響應(yīng)請(qǐng)求，AHB 能夠一次性完整傳輸兩個(gè)不同階段的相應(yīng)指令，在數(shù)據(jù)地址控制區(qū)域，主模塊根據(jù)數(shù)據(jù)地址的信息進(jìn)行數(shù)據(jù)采樣，同時(shí)在數(shù)據(jù)段拓展信號(hào)發(fā)射模式，有效解決長(zhǎng)周期數(shù)據(jù)處理問題，形成AHB 總線處理模式，為系統(tǒng)數(shù)據(jù)周轉(zhuǎn)提供充足的時(shí)間響應(yīng)[15]。

2 多核處理器電力芯片低功耗模型

利用高密度計(jì)算技術(shù)將多核處理器電力芯片低功耗結(jié)構(gòu)設(shè)計(jì)數(shù)據(jù)整合為編碼信息，進(jìn)一步構(gòu)建芯片低功耗模型。假設(shè)多核處理器執(zhí)行任務(wù)的時(shí)間為tk，通過高密度計(jì)算得到處理器執(zhí)行完全部任務(wù)所需的時(shí)間：

由此構(gòu)建處理器任務(wù)執(zhí)行公式為：

式中，St(m)表示處理器任務(wù)執(zhí)行標(biāo)準(zhǔn)。為了確保處理器電力芯片低功耗模型的處理效率，增加處理器數(shù)量，假定需進(jìn)行處理的任務(wù)為單位1，將所有數(shù)據(jù)分成等待處理的任務(wù)指令信息和已經(jīng)過處理的任務(wù)指令信息兩部分，改造處理器內(nèi)部電力芯片功耗模式，建立新的處理器加速公式：

式中，St(m)2表示新的加速參數(shù)，a表示電力芯片功耗模式參數(shù)[16]。

當(dāng)多核處理器的數(shù)量增加時(shí)，系統(tǒng)收集的數(shù)據(jù)數(shù)量也隨之增加，將加大系統(tǒng)的任務(wù)承載負(fù)擔(dān)，影響整體芯片運(yùn)行能耗。根據(jù)得到的低功耗模型收集加速參數(shù)，完成對(duì)電力芯片低功耗模型的構(gòu)建操作。

3 實(shí)驗(yàn)研究

為了驗(yàn)證該文提出的基于高密度計(jì)算的多核處理器電力芯片低功耗系統(tǒng)的實(shí)際應(yīng)用效果，設(shè)計(jì)實(shí)驗(yàn)。通過消息引擎、處理器核和片上互聯(lián)網(wǎng)共同構(gòu)成電力芯片測(cè)試實(shí)驗(yàn)環(huán)境，具體如圖4 所示。

圖4 電力芯片測(cè)試實(shí)驗(yàn)環(huán)境

根據(jù)圖4 可知，消息引起配合監(jiān)測(cè)系統(tǒng)連接互聯(lián)網(wǎng)，同時(shí)連接處理器核和網(wǎng)絡(luò)集線器。

功耗計(jì)算公式如式（7）所示：

式中，P表示得到的功耗；C表示常數(shù)；V表示電力芯片工作過程產(chǎn)生的電壓；f表示工作過程產(chǎn)生的頻率。將給定的任務(wù)數(shù)據(jù)分割為多個(gè)不同的子任務(wù)區(qū)間，調(diào)整高密度計(jì)算參數(shù)，設(shè)置相應(yīng)的持續(xù)時(shí)間段。在理想狀態(tài)下將系統(tǒng)發(fā)出的信號(hào)任務(wù)等分成m個(gè)子任務(wù)區(qū)間，在每一個(gè)子任務(wù)區(qū)間內(nèi)部設(shè)置任務(wù)執(zhí)行指令。

根據(jù)上述實(shí)驗(yàn)環(huán)境，分析不同字節(jié)下，對(duì)比引入該文設(shè)計(jì)系統(tǒng)前后多核處理器芯片的功耗，實(shí)驗(yàn)結(jié)果如圖5 所示。

圖5 功耗對(duì)比實(shí)驗(yàn)結(jié)果

觀察圖5 可知，隨著時(shí)間的增加，芯片產(chǎn)生的功耗越來越高，尤其是到了后期階段，芯片功耗的上升速率越來越快，當(dāng)時(shí)間為60 min時(shí)，產(chǎn)生的功率為0.99 W，芯片很容易產(chǎn)生過熱現(xiàn)象，影響整個(gè)CPU 的正常運(yùn)行。引入該文提出的低功耗系統(tǒng)后，多核處理器芯片的功耗大大降低，雖然功耗也會(huì)隨之升高，但是升高速率極小，當(dāng)時(shí)間為60 min時(shí)，產(chǎn)生的功率基本穩(wěn)定在0.2 W，滿足電力芯片正常運(yùn)行要求，與未引入之前相比，電力芯片功耗減少了60%。由此可見，該文提出的電力芯片低功耗系統(tǒng)具有很強(qiáng)的工作能力，可以有效降低電力芯片運(yùn)行功耗。

在滿載狀態(tài)和待機(jī)狀態(tài)在平臺(tái)下的功耗，引入該文系統(tǒng)芯片功耗實(shí)驗(yàn)結(jié)果如圖6 所示。

圖6 引入該文系統(tǒng)芯片功耗

觀察圖6 可以發(fā)現(xiàn)，該文提出的系統(tǒng)具有極高的降低功耗能力，對(duì)于待機(jī)狀態(tài)和滿載狀態(tài)都有很高的消除功耗能力，在7 種模式下，待機(jī)狀態(tài)的功耗始終低于11 W，滿載狀態(tài)的功耗始終低于50 W。

根據(jù)滿載狀態(tài)和待機(jī)狀態(tài)的運(yùn)行情況，同時(shí)對(duì)比三種方法的加速比，得到的實(shí)驗(yàn)結(jié)果如表1 所示。

表1 加速比實(shí)驗(yàn)結(jié)果

根據(jù)表1 可知，該文提出的系統(tǒng)加速比最高，可以達(dá)到3.992，系統(tǒng)運(yùn)行狀態(tài)最好。

綜上所述，該文設(shè)計(jì)系統(tǒng)可以有效考慮內(nèi)部芯片結(jié)構(gòu)，進(jìn)一步提升系統(tǒng)數(shù)據(jù)來源的可靠性，能夠在不同的電子系統(tǒng)環(huán)境下執(zhí)行任務(wù)指令，解決系統(tǒng)能耗過大的問題，減少不必要的能源消耗，為后續(xù)研究提供數(shù)據(jù)基礎(chǔ)。

4 結(jié)束語(yǔ)

文中針對(duì)多核處理器電力芯片低功耗特征，基于高密度計(jì)算技術(shù)進(jìn)行系統(tǒng)設(shè)計(jì)，充分考慮多核處理器的電力芯片結(jié)構(gòu)，獲取有效的系統(tǒng)設(shè)計(jì)數(shù)據(jù)。該文設(shè)計(jì)的系統(tǒng)在數(shù)據(jù)傳遞過程中存在一定的計(jì)算偏差，在后續(xù)處理中需加強(qiáng)對(duì)消息引擎的處理以及對(duì)系統(tǒng)負(fù)載數(shù)據(jù)的整合力度，提升系統(tǒng)的應(yīng)用性能。系統(tǒng)計(jì)算模式具有一定的局限性，需進(jìn)一步擴(kuò)展計(jì)算范圍，增強(qiáng)整體系統(tǒng)計(jì)算的可靠性，減少數(shù)據(jù)堆疊現(xiàn)象。