黃鵬程,馮超超,馬馳遠(yuǎn)

(1.國防科技大學(xué)計(jì)算機(jī)學(xué)院,湖南 長沙 410073;2.先進(jìn)微處理器芯片與系統(tǒng)重點(diǎn)實(shí)驗(yàn)室,湖南 長沙 410073)

1 引言

在高性能計(jì)算需求的持續(xù)推動下,半導(dǎo)體工藝持續(xù)向前發(fā)展,單裸片上可集成的晶體管密度呈指數(shù)增長,從數(shù)百萬發(fā)展到了數(shù)十億[1]。芯片集成密度的上升導(dǎo)致芯片復(fù)雜度指數(shù)上升,芯片的設(shè)計(jì)周期不斷增長,而設(shè)計(jì)收斂性不斷變差。為緩解業(yè)界在芯片設(shè)計(jì)成本、質(zhì)量以及設(shè)計(jì)可預(yù)測性上面臨的嚴(yán)峻挑戰(zhàn),機(jī)器學(xué)習(xí)正被有序可循地引入集成電路設(shè)計(jì)之中[2]。

機(jī)器學(xué)習(xí)已在布局位置合理化[3]、設(shè)計(jì)規(guī)則檢查預(yù)測[4,5]、時序預(yù)測[6-8]等多方面取得了引人注目的成績。時序收斂是芯片設(shè)計(jì)的重要研究方向,靜態(tài)時序分析STA(Static Timing Analysis)是當(dāng)前實(shí)現(xiàn)時序收斂的必備步驟。然而伴隨著集成密度上升以及工藝角數(shù)量的不斷增長,時序分析工作量指數(shù)增長的趨勢使得時序收斂任務(wù)日益艱巨。機(jī)器學(xué)習(xí)方法已被普遍認(rèn)為可用于加速STA分析進(jìn)程[6,9,10],然而,正如Kahng等人[6]所指出的,這種加速是以犧牲STA精度為代價的,甚至在先進(jìn)的FinFET(Fin Field-Effect Transistor)工藝下,這種代價是否可承受仍需進(jìn)一步研究。

面向FinFET等先進(jìn)工藝,提出新的未知工藝角下時序違反的機(jī)器學(xué)習(xí)預(yù)測方法,改善對未知工藝角下時序預(yù)測的精度,是實(shí)現(xiàn)加速STA的重要途徑。本文結(jié)合時序分析原理,極大地改善了未知工藝角的時序預(yù)測精度,有效地實(shí)現(xiàn)了FinFET工藝下STA的加速。

2 時序特性分析

芯片設(shè)計(jì)中,各單元的延遲在不同工藝、電壓、溫度PVT(Process、Voltage、Temperature)組合條件下并不相同,各PVT組合通常稱為一個工藝角,現(xiàn)行STA分析基于不同工藝角下的時序庫進(jìn)行時序分析。根據(jù)時序快慢的不同,工藝角籠統(tǒng)地被分為最快(Fast)、最慢(Worst)、典型(Typical)3種類型[11],在FinFET工藝下,由于自對準(zhǔn)雙重成像技術(shù)SADP(Self-Aligned Double Patterning)[12]的引入,雙重成像引入的寄生參數(shù)誤差導(dǎo)致原工藝角發(fā)生偏移,形成了ccworst和ccbest 2種類型的新工藝角,致使工藝角數(shù)量翻倍。

芯片流片成功并運(yùn)用于實(shí)際應(yīng)用后,芯片的實(shí)際工作情況總是會偏離這些典型的工藝角,譬如,當(dāng)芯片執(zhí)行高負(fù)荷任務(wù)時會產(chǎn)生大量的熱量,熱量的積累會使得芯片溫度升高,于是溫度偏離了工藝角,溫度升高又產(chǎn)生較大電壓降,于是電壓又偏離了典型工藝角。鑒于實(shí)際工作情況的復(fù)雜性,商用工藝提供商會推薦一些典型工藝角的集合作為設(shè)計(jì)簽核標(biāo)準(zhǔn)。表1羅列了本文所用到的工藝角的部分相關(guān)信息,涉及4種溫度、3種電壓值,總的工藝角數(shù)量有36個,屬于商用工藝提供商推薦的工藝角。

Table 1 Information of selected corners in this paper表1 本文選用的工藝角部分信息

如表1所示,盡管各工藝角下各單元的時序信息迥然不同,但一些工藝角之間存在密切的聯(lián)系,它們或者有相同的RC類型、或者有相同的電壓值、或者有相同的溫度值,甚至兩者兼而有之。文獻(xiàn)[6,13,14]的研究表明,工藝角之間的時序信息呈現(xiàn)線性相關(guān)性。這種特性使得運(yùn)用線性回歸類型的機(jī)器學(xué)習(xí)模型進(jìn)行時序預(yù)測成為可能。

3 機(jī)器學(xué)習(xí)方法

直觀地,用矩陣X表示時序已知工藝角集合的時序信息,矩陣Y表示時序未知工藝角集合的時序信息,那么從X到Y(jié)可建立一個線性回歸模型,表示為Y=f(X)。對于前文所述的36個工藝角,任意選取其中n(1≤n<36)個工藝角進(jìn)行STA,得到相應(yīng)的時序信息數(shù)據(jù),可以基于模型f來預(yù)測另外N=36-n個工藝角下對應(yīng)的時序信息。如果預(yù)測精度較好,那么整體的STA分析時間將節(jié)約N/36,有效地加速了STA分析,縮短了整個芯片的設(shè)計(jì)周期。

本文方法中,線性回歸模型基于通用機(jī)器學(xué)習(xí)框架scikit-learn中LinearRegression類實(shí)現(xiàn)。該類能在因變量Y與自變量X之間擬合出線性模型的系數(shù)權(quán)重向量ω,使得數(shù)據(jù)集實(shí)際觀測數(shù)據(jù)與預(yù)測數(shù)據(jù)之間的殘差平方和最小。

3.1 用于訓(xùn)練的工藝角集合的合理選取

為支持高效訓(xùn)練,時序已知工藝角集合的合理選取十分重要。一方面工藝角數(shù)量過少必然使得預(yù)測效果變差,而數(shù)量過多則STA時間節(jié)約微乎其微;另一方面,任意選取n個工藝角的訓(xùn)練效果往往不如有意地篩選n個代表性更強(qiáng)的工藝角的訓(xùn)練效果好。需要的工藝角數(shù)量多少可以通過遍歷來獲得定量認(rèn)識,而具體數(shù)量下選擇哪些工藝角是一個類似于矩陣特征向量選擇的問題,需要專門分析各工藝角之間的關(guān)聯(lián)程度,按關(guān)聯(lián)程度由弱至強(qiáng)進(jìn)行選擇最具可操作性的工藝角。

Cover等人[15]提出了互信息的計(jì)算方法來度量不同工藝角之間的關(guān)聯(lián)程度,其中互信息用聯(lián)合概率密度函數(shù)來定義,計(jì)算過程非常繁瑣且不直觀。本文提出了一種新的簡易方法來度量不同工藝角之間的關(guān)聯(lián)程度,即各自選取相同數(shù)量Num的時序違反值(slack)最差的路徑(Path),其中公共路徑數(shù)量num與總路徑數(shù)量Num的比值r定義為2個工藝角之間的關(guān)聯(lián)度。r的取值介于0～1,適合度量工藝角之間的關(guān)聯(lián)度。

本文基于某工業(yè)設(shè)計(jì)展開研究,該工業(yè)設(shè)計(jì)的單元數(shù)量為216萬,STA以及學(xué)習(xí)訓(xùn)練在主頻為2.5 GHz的Intel Xeon服務(wù)器上進(jìn)行,單個工藝角STA需要的時間約1 h。時序路徑按nworst為1的方式選取,各工藝角下選取時序slack最差的路徑10萬條,36個工藝角下選取的全部時序路徑進(jìn)行并集運(yùn)算,得到總路徑41.271 6萬條,不及360萬條的10%,反映了各工藝角之間存在較強(qiáng)的相關(guān)性。在這41萬多條時序路徑中,36個工藝角下時序違反小于10 ps的時序路徑共有9.779 2萬條,這是本文研究關(guān)注的重點(diǎn)。

各工藝角之間的關(guān)聯(lián)度圖如圖1所示,顏色越淺表示關(guān)聯(lián)度越大,顏色越深表示關(guān)聯(lián)度越小。由圖1可知,篩選訓(xùn)練用工藝角集合需要盡可能選取顏色深的工藝角組合,以使所選工藝角集合的重復(fù)信息更少,用于訓(xùn)練的有效信息更多,從而預(yù)測未知工藝角集合的時序精度更高。在本文方法中,關(guān)聯(lián)度最低的2工藝角分別為6和19,因而選取訓(xùn)練集時如果僅選1個工藝角,則選6或19;如果選取2個工藝角,則選6和19。如果訓(xùn)練集中需選取更多的工藝角,再考察其它關(guān)聯(lián)度低的工藝角集合,依次構(gòu)建數(shù)量為1至35的訓(xùn)練集。

Figure 1 Correlation degree diagram between different corners圖1 不同工藝角之間的關(guān)聯(lián)度圖

3.2 時序特征選取

時序特征的選取同樣非常關(guān)鍵。以文獻(xiàn)[6,9]為代表的前人研究往往只關(guān)注路徑延遲的預(yù)測,存在一些局限性,因?yàn)槁窂窖舆t預(yù)測并不能判斷該路徑是否存在時序違反,而STA的首要目標(biāo)是識別各工藝角下的時序違反。因此,本文研究關(guān)注的首要的時序特征是時序slack值,其中負(fù)數(shù)的slack值也稱為時序違反。

STA分析將典型的路徑slack值表示為子路徑延遲的函數(shù)。對于建立時序(setup),滿足式(1):

Slacksetup=Tc+Dlyc+Uncer-Dlyld

(1)

其中,Tc為時鐘周期,Uncer表示不確定性(uncertainty),Dlyc表示時序路徑捕獲路徑(capture)的延遲,Dlyld表示時序路徑發(fā)射路徑(launch)和數(shù)據(jù)路徑(data)的延遲總和。對于保持時序(hold),滿足式(2):

Slackhold=Dlyld-Uncer-Dlyc

(2)

為了便于計(jì)算,本文將寄存器的建立時序(setup)與保持時序(hold)值歸并到了Dlyld之中。于是為了得到未知工藝角下時序路徑的建立或保持時序slack以及時序違例,需要基于建立的機(jī)器學(xué)習(xí)模型預(yù)測這些未知工藝角下的Dlyld和Dlyc,再基于式(1)和式(2)即可得出預(yù)測結(jié)果。Setupslack值與holdslack值的精度與Dlyld和Dlyc的預(yù)測精度密切相關(guān)。

3.3 FinFET工藝特性在時序特征中的體現(xiàn)

隨著工藝尺寸縮減至FinFET節(jié)點(diǎn),由于片上工藝起伏的復(fù)雜性,STA分析中普遍引入了先進(jìn)片上波動AOCV(Advanced On-Chip Variation)模型取代平面工藝下的展平片上波動(Flatten OCV)模型,這使得路徑launch部分與capture部分的公共路徑延遲在launch部分和capture部分中不再相同,這種現(xiàn)象被稱為時鐘匯聚悲觀(Clock Reconvergence Pessimism)。為了消除該現(xiàn)象對時序分析的影響,需要在式(1)和式(2)的基礎(chǔ)上再計(jì)算出時鐘匯聚悲觀補(bǔ)償值crpr(clock reconvergence pessimism removal),并將式(1)和式(2)分別修正為式(3)和式(4):

Slacksetup=Tc+Dlyc+Uncer-Dlyld+crpr

(3)

Slackhold=Dlyld-Uncer-Dlyc-crpr

(4)

在FinFET工藝下,為計(jì)算未知工藝角下各路徑的時序slack值,各時序路徑在未知工藝角下的crpr值也需要預(yù)測,因而FinFET工藝下的時序預(yù)測精度必然低于平面工藝下的。

為了改善FinFET工藝下的時序預(yù)測精度,本文研究進(jìn)行了以下2處改進(jìn):(1)對傳統(tǒng)時序路徑各部分進(jìn)行了重新劃分,將launch和capture兩者的公共部分(即產(chǎn)生crpr值的公共路徑)剝離出來,從而不再需要預(yù)測各路徑的crpr值,最終得出式(5)和式(6);(2)因?yàn)閟etup分析與hold分析時序路徑中同一單元的AOCV值不同,傳統(tǒng)機(jī)器學(xué)習(xí)方法設(shè)置統(tǒng)一的權(quán)重必然引入額外的誤差,所以本文將setup時序與hold時序分開進(jìn)行預(yù)測。

Slacksetup=Tc+Dly′c+Uncer-Dly′ld

(5)

Slackhold=Dly′ld-Uncer-Dly′c

(6)

時序路徑各部分的重新劃分一方面使得crpr值的預(yù)測與launch部分的預(yù)測合并了,減少了多次預(yù)測引入的額外誤差;另一方面將data部分與launch部分進(jìn)行了分離,避免了預(yù)測模型在data上普通繞線規(guī)則與時鐘上特殊繞線規(guī)則之間進(jìn)行權(quán)衡,從而提升預(yù)測精度。Setup時序分析中,launch部分和data部分的延遲偏悲觀,而capture部分的延遲偏樂觀;hold時序分析恰好相反。FinFET工藝下AOCV模型的使用使得setup時序分析與hold時序分析中引入的相反的悲觀不再是線性關(guān)系,因而將兩者分開預(yù)測有利于提升預(yù)測精度。

4 實(shí)驗(yàn)與結(jié)果分析

時序路徑的選取按nworst為1的方式進(jìn)行,本文所選工業(yè)設(shè)計(jì)總的時序路徑為213.125萬條,其中時序slack值較大的路徑對本文方法影響相對較小,因?yàn)榧幢泐A(yù)測有些偏差,這些路徑也沒有違反。因此,本文將各工藝角下setup時序和hold時序slack值在200 ps以內(nèi)的時序路徑挑選出來,合并得到總的時序路徑71.736 2萬條。于是各工藝角下都得到了這71.736 2萬條路徑的時序信息,其中前1萬條用于訓(xùn)練,后面的70萬余條用于測試。

與機(jī)器學(xué)習(xí)在芯片設(shè)計(jì)中的應(yīng)用評價指標(biāo)類似[6,9,16,17],本文使用平均絕對誤差MAE(Mean Absolute Error)和均方根誤差RMSE(Root Mean Squared Error)來衡量機(jī)器學(xué)習(xí)訓(xùn)練效果。

本文就傳統(tǒng)方法與所提出的新方法進(jìn)行了對比,結(jié)果如圖2所示。隨著所選用的訓(xùn)練工藝角數(shù)量的增加,2種方法下的MAE都呈現(xiàn)總體下降趨勢;并且在本文改進(jìn)方法(our learing)下,用5個工藝角訓(xùn)練即可使得MAE低于2 ps,而傳統(tǒng)機(jī)器學(xué)習(xí)方法(previous learning)要使得MAE低于2 ps,需要21個工藝角。因此,本文提出的機(jī)器學(xué)習(xí)方法在MAE上明顯優(yōu)于傳統(tǒng)方法。

2種機(jī)器學(xué)習(xí)方法的均方根誤差RMSE隨訓(xùn)練用工藝角數(shù)量的變化如圖3所示,隨著訓(xùn)練用工藝角數(shù)量的增加,RMSE總體上呈現(xiàn)下降趨勢,且本文所提方法明顯優(yōu)于傳統(tǒng)方法。要使得RMSE值小于2 ps,傳統(tǒng)方法需要21個工藝角,而本文所提方法僅需要5個工藝角。

Figure 2 Influence of numbers of corners for training on MAE in two machine learning methods圖2 2種機(jī)器學(xué)習(xí)方法中訓(xùn)練用工藝角數(shù)量 對平均絕對誤差MAE的影響

Figure 3 Influence of numbers of corners for training on RMSE in two machine learning methods圖3 2種機(jī)器學(xué)習(xí)方法中訓(xùn)練用工藝角數(shù)量 對均方根誤差RMSE的影響

2種方法的學(xué)習(xí)與預(yù)測時間均小于1 min,遠(yuǎn)小于商用STA工具分析一個工藝角時序的1 h?？紤]平均絕對誤差MAE控制在2 ps以內(nèi),傳統(tǒng)方法需要21個工藝角,較商用STA效率提升1.7倍,本文方法僅需5個工藝角,效率提升了7.2倍。對于本文提出的方法,可以適當(dāng)調(diào)低未知工藝角下的時序預(yù)測效率,以進(jìn)一步提升預(yù)測精度,例如,將預(yù)測用工藝角數(shù)量提升至12個,MAE可以降低至0.99 s以內(nèi),而效率提升也有3倍。

5 結(jié)束語

隨著集成電路技術(shù)的不斷發(fā)展以及半導(dǎo)體工藝的不斷進(jìn)步,芯片設(shè)計(jì)復(fù)雜度日益增長,設(shè)計(jì)所需考慮的工藝角呈指數(shù)增長趨勢,通過機(jī)器學(xué)習(xí)方法來預(yù)測部分工藝角的時序已成為加速集成電路物理設(shè)計(jì)的研究熱點(diǎn)。本文基于FinFET工藝特性與STA的技術(shù)方式,較傳統(tǒng)學(xué)習(xí)方法而言更好地發(fā)掘了多工藝角之間時序特性的線性關(guān)系,在同等條件下得到了更優(yōu)的時序預(yù)測結(jié)果,顯著提高了時序預(yù)測精度,并節(jié)約了STA時間,利于縮短設(shè)計(jì)周期,提升設(shè)計(jì)效率。