英秀

（內(nèi)蒙古建筑職業(yè)技術學院，內(nèi)蒙古 呼和浩特 010070）

1 前言

VDMOS 器件其內(nèi)部以多子為載流子，所屬電壓控制器件，也稱為多子器件。作為MOS 器件優(yōu)點很多，比如，熱穩(wěn)定性好，電流分布均勻，沒有少子存儲效應，輸入的阻抗高，具有較強的功率處理能力，開關速度快、驅(qū)動電流低、工作頻率高，容易通過并聯(lián)方式增加電流容量。因為MOSFET 有較多的優(yōu)點，所以受到人們的重視，廣泛應用在各個領域。據(jù)此要求性能不斷提高工藝過程更加精練。本文主要研究的內(nèi)容是給出VD-MOSFET 器件的特征導通電阻最佳化設計思路的同時對多晶硅窗口區(qū)的尺寸Pw 和多晶區(qū)尺寸Pr 最佳化比例設計研究。

2 VDMOS 器件

2.1 VDMOS 導通電阻特征分析

平面自對準的雙擴散工藝流程是在高阻外延層上用的方法。（N-）VDMOS 器件的基本制作過程可以是，在水平方向形成多子導電溝道（MOS 結(jié)構(gòu)相同），利用的硼磷兩次擴散的差數(shù)，是個短溝道，做成只有1 ～2μm寬。擴散形成的是N+源區(qū)和濃硼P+區(qū)，由離子注入形成的是P 阱區(qū)。設計目的是為了設計出開關速度快，功率損耗低的高壓器件，所以，設計出的器件有非常小的導通電阻最合理。所以，本文得內(nèi)容就圍繞如何得到較小的導通特征電阻來進行討論。對特征導通電阻有影響的有P-溝道區(qū)結(jié)深Xjp-和柵氧化層厚度Tox 等參量。圖1 為VDMOSFET 器件內(nèi)部區(qū)域擴散剖面圖。

圖1 VDMOSFET 器件內(nèi)部區(qū)域擴散剖面圖

從內(nèi)部結(jié)構(gòu)可以分析出，當器件的開啟電壓VT 小于柵元電壓VGS大于時，強反型層出現(xiàn)在水平溝道表面而形成了電子溝道。維持較高的阻斷電壓條件是，在電壓VDs（漏源電壓）的作用下，源區(qū)電子迅速在溝道內(nèi)部達到了飽和漂移的速度，并且垂直漂移到襯底漏極（此時經(jīng)過外延層）；當VT 大于VGS 時，會迅速形成所說的反偏的PN 結(jié)（漏極與源極之間），所以可以認為導電溝道不存在，耗盡層此時就擴散在外延層。

2.2 VDMOS 器件特征

該器件非常適合在功率放大電路中使用，主要特性如下。

（1）因VDMOS 器件屬與多子器件（電壓控制器件），熱穩(wěn)定性非常好，電流分布很均勻，具有很好的功率處理能力，所以它具備MOS 器件的一切優(yōu)點。

（2）最明顯的優(yōu)點是輸入阻抗高、驅(qū)動電流低。主要是因為沒有少子得存儲效應。

（3）開關速度快、工作頻率高、電流容量容易通過并聯(lián)方式增加。

（4）VDMOS 器件產(chǎn)生了負溫度系數(shù)。因此，具備了良好的電流自調(diào)節(jié)能力、內(nèi)部載流子遷移率會隨溫度升高而減小，防止熱點的產(chǎn)生現(xiàn)象（電流局部集中引起）。

（5）VDMOS 器件生產(chǎn)技術上采用了“自對準雙擴散”工藝，提高了單位面積中所含元胞的密度。做法是利用兩次的“自對準擴散”流程用在同一個多晶硅柵進行P、N 型擴散，并且形成了長溝道（利用兩次擴散的橫向擴散差），這樣很大程度地實現(xiàn)了大電流性能。

（6）VDMOS 器件具有更短的溝道結(jié)構(gòu)。所以，其特性是，跨導（是個常數(shù)，在一定的柵源電壓作用下）特性好，有很好線性效果。實用性較強，實現(xiàn)了高保真功率放大作用，不需要深度負反饋作用。

（7）VDMOS 器件的工藝流程是同一次生長的多晶硅分兩次光刻。此項流程比普通的MOS 器件的工藝過程多了一次“光刻多晶硅”的工序。

（8）VDMOS 器件的閥值電壓是較高的，所以噪聲容限較高和抗干擾能力很強。

（9）為了實現(xiàn)場效應器件的高耐壓，VDMOS 器件的終端采用了場板＋分壓環(huán)＋截止環(huán)結(jié)構(gòu)。

（10）VDMOS 器件的導通電阻大（比相應的雙極型功率晶體管的飽和電阻而言），不會產(chǎn)生電導調(diào)制效應（高阻漏漂移區(qū)）。功率容量直接受到導通電阻 Ron 的限制。對BVDs 的提高，往往要以增加Ron 或減小單元面積為代價。

（11）VDMOS 器件在高壓工作時，有較大的安全工作區(qū)。器件具有負溫度系數(shù)，在高壓條件下也不會發(fā)生二次擊穿現(xiàn)象。

Ron（導通電阻）：重要參數(shù)，主要影響功率VDMOSFET 器件的最大輸出功率，與元胞結(jié)構(gòu)的布局和元胞密度、幾何形狀、尺寸、芯片面積等等參數(shù)有關。但在此主要考慮Xjp-、Tox、Pw、Pr 等重要元素。

圖2 是VDMOSFET 的剖面示意圖，導通電阻可劃分成以下幾個部分：

圖2 DMOSFET 剖面示意圖

Rs：源區(qū)串聯(lián)電阻Rs=Rcs+Rbs Rcs為源極接觸電阻、Rbs 為源區(qū)體電阻，其Rs 阻值很小，計算Ron 時可忽略。

Rch：溝道電阻。其特點是，在高壓時條件下對Ron貢獻較?。辉诘蛪簵l件下對Ron 貢獻較大。

Ra：積累層的電阻（N-層上形成的表面電荷，在柵電壓正下方）。

Re：高阻外延層導通電阻（非常重要）。在高壓（大于500V）器件中，通常占Ron 的50%以上。

Rj：寄生結(jié)形管電阻。

Rbd：襯底電阻，可以忽略。

Rcd：漏極接觸電阻，可以忽略。

因此，VDMOSFET 特征導通電阻可近似表示為：

其公式為：

3 實驗測試

現(xiàn)給定500v 高壓VDMOSFET 給定參數(shù)指標為：

電壓500V，二氧化硅層厚度：600A，開啟電壓：3V±1V，柵電壓：10V ～13V，導通電阻小于1Ω。

計算數(shù)據(jù)統(tǒng)計：為了研究單胞尺寸（Lw，Lp）對Ron 的影響，我們對Lw 取了不同的值，再對應每個Lw有一組Lp 值來計算出Ron。并圍繞最小Ron 值來討論最佳值。

通過實驗，對VDMOSFET 特征導通電阻進行了大量計算，參數(shù)設定如下：（1）擊穿電壓為500V（實驗器件），（2）開啟電壓為10V；根據(jù)數(shù)據(jù)繪制出了實驗數(shù)據(jù)圖表。通過對這些圖表數(shù)據(jù)進行系統(tǒng)的分析，可以很確定地得到結(jié)論：PW 和PT 有一個最佳值和最佳比例PW/PT，對應的RonA 是最小的。

表1 數(shù)據(jù)表

以上數(shù)據(jù)是通過計算導通電阻的過程——計算得來的具體數(shù)據(jù)。從數(shù)表中可以看出，特征導通電阻并不是隨著Lp 的增加一味地下降，而是到一定程度會再度上升，曲線呈弧度狀，因此特征導通電阻存在一個最小值對應所取的一組Lw，Lp 值。從上邊的表格可以看到最佳比值總是1，因此，我們從工藝的條件方面來考慮窗口區(qū)尺寸的寬度。當二氧化硅層厚度Tox 取600A 時，經(jīng)過確定外延層厚度的計算，再對Xjp 的值的確定來計算出Lw 的值（500 伏以上Lw=a+2b+1.6Xp+），因此得到數(shù)值為10.5μm。當二氧化硅層厚度Tox 取500A 時，計算得Lw 為11.5μm。但考慮到VDMOSFET 工藝條件的種種問題和擊穿特性，決定窗口區(qū)尺寸Lw 值取為12μm。

數(shù)據(jù)分析：圖3 給出了一關系曲線，就是Lw（多晶硅窗口區(qū)尺寸）為參變量時，Ron（特征導通電阻，縱坐標，單位：Ω.cm2）隨Lp（多晶硅線條尺寸，橫坐標，單位：μm）而變化的關系曲線。計算過程中，取Ron（柵極二氧化硅層厚度）為600A；P-（體擴散區(qū)結(jié)深）為3.5μm。

圖3

VGS-VT=7V。由圖3 可見。

（1）Lw 的取值越小特征導通電阻越小。Lw 取12μm時，特征導通電阻對應的最小值為0.0834Ω·cm2，而當LW 取14μm 時，特征導通電阻相應的最小值為※0.0896Ω·cm2。

（2）為使特征導通電阻最小，產(chǎn)生一個最佳Lp 值或Lp 取值范圍（Lp 的值大于或小于最佳取值范圍；Lw值一定時），產(chǎn)生了特征導通電阻有明顯變大的現(xiàn)象。500V 高壓VDMOSFET 中二氧化硅層厚度為600A 時，Lp的這個取值范圍為8 ～16μm。

（3）最佳比值為變量，為了特征導通電阻最小，這個最佳比值在Lw 與Lp 之間。當Lw=12μm 時，LP=12μm，其最佳比值為Lw/Lp=1。

4 結(jié)語

本文對特征導通電阻進行大量的計算，統(tǒng)計出一組表格，用Microsoft Excd 軟件繪制出了以Lw 為參數(shù)的特征導通電阻與Lp 的關系曲線，更明確地看到特征導通電阻與多晶硅窗口區(qū)尺寸和多晶硅線條尺寸的對應關系，并更深刻地了解最佳化設計思想。也許因計算中有數(shù)據(jù)的誤差，有的計算結(jié)果可能不太吻合實際，但是希望本文的最佳化設計思想和實驗研究給出的理論結(jié)果，能對該類型器件的研制和生產(chǎn)有很好的參考價值。