翟馗斌，盧雪梅，郝 寧，王 濤，葛維維，李 博，軒 昂，楊孫偉，郭明齊，王贏璽

（1.遼寧大學(xué)物理學(xué)院，沈陽 110080；2.中國科學(xué)院微電子研究所，北京 100017）

1 引 言

近些年來，隨著集成電路的快速發(fā)展及集成電路應(yīng)用領(lǐng)域的廣泛拓展，研究航天領(lǐng)域的集成電路成為我國科技發(fā)展的重中之重。對于空間站及航天器，單粒子瞬態(tài)效應(yīng)一直是影響電子器件正常工作的主要原因[1]。宇宙中的高能粒子入射電路后，帶電粒子與電子元器件碰撞，電離產(chǎn)生電子-空穴對。如果在敏感節(jié)點(diǎn)處發(fā)生，其產(chǎn)生的載流子會被電場收集，形成瞬態(tài)的脈沖電流，從而使電路性能退化或失效[2]。這種影響即稱為單粒子效應(yīng)（Single Event Effect,SEE），其中單粒子瞬態(tài)（Single Event Transient,SET）主要是通過影響電路中的某一個(gè)敏感節(jié)點(diǎn)來影響其功能的[3]。帶隙基準(zhǔn)電壓源作為DC-DC 轉(zhuǎn)換器、LDO 電路及ADC 電路中的重要組成部分，其輸出的變化一旦受到此類效率的影響，將對整個(gè)電路的運(yùn)行構(gòu)成威脅。在此提出一種通過電流補(bǔ)償進(jìn)行單粒子翻轉(zhuǎn)加固的帶隙基準(zhǔn)結(jié)構(gòu)，并基于0.18 μm體硅工藝完成電路設(shè)計(jì)工作。

2 抗SET 帶隙基準(zhǔn)電路設(shè)計(jì)

2.1 帶隙基準(zhǔn)電路

帶隙基準(zhǔn)電路是在調(diào)節(jié)器件尺寸參數(shù)并進(jìn)行合理設(shè)計(jì)后，輸出一個(gè)幾乎不受溫度影響的穩(wěn)定的參考電壓。1964 年，Hilbiber 發(fā)現(xiàn)了兩個(gè)不同電流密度的三極管在工作時(shí)，兩個(gè)三極管的基極-發(fā)射極電壓之差與溫度成正比[4]。正溫度系數(shù)產(chǎn)生與溫度成正比的PTAT 電流，原理如圖1 所示。根據(jù)三極管的集電極電流和基極-發(fā)射極電壓之間的關(guān)系，經(jīng)過分析得知，該電流與溫度成反比，即CTAT 電流。

圖1 實(shí)現(xiàn)正溫度系數(shù)的電路原理圖

將正溫度系數(shù)電壓與負(fù)溫度系數(shù)電壓按照一定權(quán)重相加，可以得出具有零溫度系數(shù)的帶隙基準(zhǔn)電壓[5]，公式如下：

通過以上分析并調(diào)整器件尺寸相關(guān)參數(shù)，設(shè)計(jì)出帶隙基準(zhǔn)電路，電路圖如圖2 所示。按照此設(shè)計(jì)，電路的輸出電壓基本不隨溫度的改變而變化，維持在1.19V 左右。

圖2 帶隙基準(zhǔn)電路原理圖

2.2 帶隙基準(zhǔn)電路的抗SET 加固

在模擬電路中，MOS 管的柵極電壓對單粒子瞬態(tài)效應(yīng)極其敏感，以如圖3 的電路結(jié)構(gòu)為例，如果SET 發(fā)生在X 點(diǎn)，高能粒子入射進(jìn)入電子元器件內(nèi)部后，導(dǎo)致輸出電壓突然增大，M44管的柵極電壓發(fā)生變化，繼而影響之后的放大電路的輸出。為了減小SET 對電路的影響，提出一種SET 電流補(bǔ)償電路，如圖4 所示。

圖3 電路敏感節(jié)點(diǎn)示例圖

圖4 帶有抗SET 結(jié)構(gòu)的帶隙基準(zhǔn)電壓源

此電路由比較器Q1、Q2，一對互補(bǔ)晶體管P0、N0及四個(gè)電阻R3、R4、R5、R6組成。電流補(bǔ)償電路的輸入端連接帶隙基準(zhǔn)電壓源的輸出端，另一端與電阻R3、R4（R5、R6）并聯(lián)，采取電阻分壓的形式為其提供參考電壓。比較器Q1（Q2）的輸出端連接N0管（P0管）柵極，同時(shí)，N0、P0的漏極連接帶隙基準(zhǔn)電壓源的輸出端。此電流補(bǔ)償電路的工作過程主要分為兩種情況：

第一種情況是當(dāng)電路正常運(yùn)行、沒有產(chǎn)生SET效應(yīng)時(shí)，比較器Q1輸出為低電平，Q2輸出高電平，使兩管均處于截止?fàn)顟B(tài)，此時(shí)不會影響電路的輸出。

第二種情況是當(dāng)高能粒子入射到電路中的敏感節(jié)點(diǎn)產(chǎn)生SET 瞬態(tài)電流時(shí)，電路的輸出電壓突然增大或減小。根據(jù)SET 效應(yīng)產(chǎn)生脈沖信號的方向，比較器Q1或Q2發(fā)生電平轉(zhuǎn)換，繼而開啟其輸出連接的MOS 管，產(chǎn)生補(bǔ)償電流，從而抑制SET 效應(yīng)產(chǎn)生影響。比較器Q1輸入的參考電壓略高于帶隙基準(zhǔn)電路的輸出。

圖4 中的抗SET 加固電路具有互補(bǔ)的特點(diǎn)，如果單粒子射入抗SET 加固電路，在帶隙基準(zhǔn)電路沒有發(fā)生SET 時(shí)，比較器連接的P0管（N0管）受SET瞬態(tài)電流的影響而誤開啟，就會產(chǎn)生電流使輸出電壓升高（降低）。當(dāng)比較器輸入的電壓高于（低于）參考電壓時(shí)，Q2（Q1）將開啟P0管（N0管）產(chǎn)生補(bǔ)償電流以保證帶隙基準(zhǔn)電壓源的輸出電壓穩(wěn)定，所以此抗SET 加固電路沒有引入新的敏感節(jié)點(diǎn)。

本設(shè)計(jì)采用的比較器Q1如圖5 所示。Q1與Q2結(jié)構(gòu)與原理基本相同，只有部分MOS 管尺寸存在差異，采用帶有有源電流鏡和實(shí)際電流源的差動(dòng)對，Vin-端為比較放大器的參考電壓。采用電阻分壓的方式，通過調(diào)節(jié)兩個(gè)電阻的阻值之比，調(diào)節(jié)出合適的電壓用來做Vin-的輸入電壓。此處Q1輸入的參考電壓為1.22V，Q2輸入的參考電壓為1.16V，具體應(yīng)用時(shí)可根據(jù)不同工藝與電路應(yīng)用需要進(jìn)行調(diào)整。

圖5 比較器Q1 電路原理圖

在電路沒有發(fā)生SET 效應(yīng)時(shí)，比較器Q1的Vin+端的輸入電壓低于Vin-端的輸入電壓，但是二者的差值不大，M7、M9和M10都處于飽和區(qū)。當(dāng)發(fā)生SET效應(yīng)時(shí)，Vin+的輸入電壓受高能粒子影響突然增大，導(dǎo)致增大而ID9減小，最后導(dǎo)致比較器的輸出電壓增大。Q1輸出的N0管開啟，產(chǎn)生補(bǔ)償電流從而抑制SET 帶來的影響。Q2與Q1同理，當(dāng)發(fā)生SET 效應(yīng)導(dǎo)致電路的輸出電壓突然減小時(shí)，比較器Q2連接的PMOS 管導(dǎo)通，產(chǎn)生補(bǔ)償電流，進(jìn)而抑制SET 帶來的影響。

3 SET 效應(yīng)仿真與分析

3.1 仿真設(shè)計(jì)

電路驗(yàn)證采用Cadance 的Spectre 仿真，通過向敏感節(jié)點(diǎn)注入電路的方式進(jìn)行能量粒子入射仿真。常用的SET 效應(yīng)等效電流源基本分為兩種，一種是雙指數(shù)電流源，另一種為分段式電流源。Messenger等人提出的雙指數(shù)電流源的模型[6]，如下式：

其中，Qtot為輻射粒子穿過器件后留在器件內(nèi)部的電荷；τ1為反偏PN 結(jié)的時(shí)間常數(shù)，τ2是建立輻射粒子初始化軌跡的時(shí)間常數(shù)。為電流源的峰值電流I0，其參數(shù)為：I0=130 μA，τ1=203 ns，τ2=200 ns。Spectre 仿真時(shí)間為1μs。

Qtot和粒子的能量傳輸值（LET 值）與收集深度成正比。此處也采用該模型進(jìn)行粒子入射仿真。

為驗(yàn)證該電流補(bǔ)償電路的加固效果，設(shè)計(jì)了三種電路進(jìn)行仿真結(jié)果對比。第一種是抗輻照加固的帶隙基準(zhǔn)電路；第二種是普通帶隙基準(zhǔn)電路；第三種為復(fù)現(xiàn)文獻(xiàn)[7]中的抗輻照結(jié)構(gòu)。三種電路均采用相同的SMIC 180nm 工藝模型進(jìn)行仿真。

3.2 單粒子瞬態(tài)仿真

為了便于比較，對未加固（圖2）和已加固的帶隙基準(zhǔn)電路（圖4）分別進(jìn)行單粒子瞬態(tài)仿真。將相同的雙指數(shù)電流源注入到電路中，使其在帶隙基準(zhǔn)電路的輸出端產(chǎn)生瞬態(tài)電壓[8]。對于未進(jìn)行SET 加固的電路，其電壓的上升時(shí)間和下降時(shí)間大約分別為20ps 和300ps。

在圖4 電路中注入雙指數(shù)電流源后，比較器Q1及Q2可以通過輸出電壓的變化，輸出高低電平控制P0管和N0管開啟或截止，進(jìn)而降低對輸出電壓的影響?？梢娎盟O(shè)計(jì)的電流補(bǔ)償電路來抑制SET 十分有效。

正SET 效應(yīng)的仿真波形如圖6 所示。根據(jù)雙指數(shù)電流方向的不同，當(dāng)未加固的電路發(fā)生SET 效應(yīng)，輸出電壓變化，由原來的1.19 V 升高至1.64 V，受沉積電荷的影響，電路的輸出電壓與未受SET 影響相比升高約0.45V。加固后，在注入相同數(shù)值的雙指數(shù)電流源后，電路的輸出電壓由1.19 V 升高至1.27V，與加固前的電路相比，輸出電壓振幅由原來的0.45V 降至0.08V，下降了約83%。由此可見比較器Q1及N0管的存在有效地抑制了正SET 效應(yīng)所帶來的影響。

圖6 正SET 效應(yīng)仿真波形

當(dāng)電路受到另一方向瞬態(tài)電流源的影響時(shí)，仿真得到負(fù)SET 效應(yīng)仿真波形，如圖7 所示。對于未進(jìn)行SET 加固的帶隙基準(zhǔn)電路，其輸出電壓受到雙指數(shù)電流脈沖影響，從1.19V 下降至0.86V，峰值電壓下降約0.33V，對于加固后的電路，輸出電壓下降至1.14V,與加固前相比，其振幅下降了約85%。由此可見比較器Q2及其輸出端連接的P0可以有效降低負(fù)SET 效應(yīng)所帶來的影響。

圖7 負(fù)SET 效應(yīng)仿真波形

3.3 電路對比及其優(yōu)點(diǎn)

在仿真中復(fù)現(xiàn)文獻(xiàn)[7]中的電路，如圖8 所示。此設(shè)計(jì)利用P1管與N1管作為連接帶隙基準(zhǔn)電路輸出與其負(fù)載的開關(guān)。反相器用來控制兩管的開啟與閉合，當(dāng)電路中發(fā)生SET 效應(yīng)導(dǎo)致電路的輸出電壓突然升高或降低時(shí)，P1或N1閉合以防止負(fù)載電路受到影響。原文獻(xiàn)中所使用的制程工藝有所不同，為便于比較，在此采用同樣的SMIC 180nm 工藝對其加固結(jié)構(gòu)進(jìn)行設(shè)計(jì)，主體電路則采用本設(shè)計(jì)的帶隙基準(zhǔn)電路（圖2）。

圖8 文獻(xiàn)[7]中所用的抗SET 帶隙基準(zhǔn)電壓源

采用相同激勵(lì)源模擬粒子注入，結(jié)果如圖9 所示。受雙指數(shù)電流源影響，電路的輸出電壓最低下降到1.17 V，最高上升至1.27 V，與加固之前比較，電壓的變化縮小了約95%和83%，抗SET 效果顯著。然而當(dāng)利用同樣數(shù)值的雙指數(shù)電流源注入P1的漏極時(shí)，其輸出電壓從1.19V 下降至0.86V，與正常情況相比下降29%，說明P1的漏極為敏感節(jié)點(diǎn)。為驗(yàn)證此觀點(diǎn)，將不同尺寸的P1與N1的漏極注入相同數(shù)值的雙指數(shù)電流源，仿真結(jié)果如圖10 所示。

圖9 復(fù)現(xiàn)結(jié)構(gòu)仿真波形

圖10 P1 漏極注入雙指數(shù)電流源后的仿真波形

由圖10 可知P1與N1的尺寸越大，負(fù)載電路的輸入電壓就越穩(wěn)定；P1與N1的尺寸越小，其漏極對SET 就越敏感。當(dāng)MOS 器件W=5μm 及以下時(shí)，P1及N1管的漏極在高能粒子入射后會對后部負(fù)載電路造成很大影響，為整個(gè)電路引入了新的敏感節(jié)點(diǎn)。

由于本設(shè)計(jì)的電路補(bǔ)償電路具有對稱互補(bǔ)的優(yōu)點(diǎn)，所以即使N0受到SET 效應(yīng)影響被錯(cuò)誤地打開而導(dǎo)致輸出電壓降低至參考電壓以下，另一端也會保持正常工作，穩(wěn)定地輸出電壓。為了驗(yàn)證此優(yōu)點(diǎn)，利用相同數(shù)值的雙指數(shù)電流源對N0的漏端進(jìn)行注入，所得到仿真結(jié)果波形如圖11 所示。將雙指數(shù)電流注入后，帶隙基準(zhǔn)電路的輸出電壓從1.19V 下降至1.1V 左右，振幅約為0.09 V，與復(fù)現(xiàn)文獻(xiàn)中的電路相比，性能更加穩(wěn)定。

圖11 N0 注入雙指數(shù)電流源后的仿真波形

由仿真波形可知，當(dāng)N0受到SET 影響后，對帶隙基準(zhǔn)電路的輸出電壓影響很小，可以忽略不計(jì)。所以，對于本次設(shè)計(jì)的抗SET 帶隙基準(zhǔn)電路，即使其抗SET 結(jié)構(gòu)受到高能粒子轟擊導(dǎo)致其輸出電壓降低，電路通過其結(jié)構(gòu)特性也可以有效地降低SET 效應(yīng)對電路的影響。

4 結(jié)束語

隨著器件特征尺寸的不斷縮小，SET 對帶隙基準(zhǔn)電路輸出穩(wěn)定性的影響會越來越顯著。由于帶隙基準(zhǔn)電壓源為負(fù)載電路提供穩(wěn)定電壓，所以企業(yè)和科研機(jī)構(gòu)對帶隙基準(zhǔn)電路抗輻照加固的研究非常重視。由于抗輻射工藝生產(chǎn)廠家少，加固的成本高等原因，用商用工藝進(jìn)行電路級加固仍然是目前的趨勢。本研究主要從電路層面進(jìn)行抗SET 加固，事實(shí)證明，采用電流補(bǔ)償電路，不但可以有效地抑制SET 效應(yīng)，還可以避免引入新的敏感節(jié)點(diǎn)。目前，對于帶隙基準(zhǔn)電路的抗輻照加固沒有通用的方法，但無論運(yùn)用何種方式進(jìn)行加固，或多或少都會對電路造成影響，對設(shè)計(jì)需求和設(shè)計(jì)開銷等多方面考慮才是正確的選擇。