伍江雄，溫顯超，魏亞峰，陳 超，張 超，俞 宙，王健安

（1.重慶吉芯科技有限公司，重慶 400060；2.中國電子科技集團公司第二十四研究所，重慶 400060）

1 引 言

模擬轉換器的測試作為當前集成電路測試領域一個重要分支，其測試需求隨著集成電路迅猛發(fā)展達到了新的高度。SAR 結構模數轉換器分辨率可達24 位；Σ-Δ 結構模數轉換器分辨率可達32 位[1]。使用傳統(tǒng)方法實現如此超高精度模數轉換器的測試不僅需要連接高精度信號源儀器以及精密測試儀器，測試需要采樣的數據量也非常之大，使得測試成本昂貴，測試效率低下。降低傳統(tǒng)模數轉換器測試儀器成本、提高測試效率勢在必行[2]。

2 高精度模數轉換器測試系統(tǒng)搭建

2.1 框架設計

傳統(tǒng)模數轉換器分離儀器測試平臺包括“高精度信號源儀器+被測模擬轉換器”和“被測模擬轉換器+精密測試儀器”兩種結構，前者的結構方式是采用高精度信號源儀器輸出連續(xù)的模擬信號，模擬轉換器采樣后的數據傳回PC 機直接運算，可達到模擬轉換器最真實的線性度指標和信噪比等指標[3]。

傳統(tǒng)的分離式測試平臺所使用的高精度儀器信號源或精密測試儀器往往比較昂貴，鑒于此設計一種低成本的高精度模數轉換器測試系統(tǒng)，如圖1所示為其框架結構圖。它由高精度ADC 板卡、FPGA數據采集板卡、高精度數模信號源和數據采集分析軟件組成。其中高精度ADC 板卡為被測對象。

FPGA 數據采集系統(tǒng)的整個工作流程為：FPGA數據采集板卡接收到上位機的控制指令，進行模數轉換器數據采集；采集到的數據暫存在DDR3 中的相應的數據量之后；FPGA 的控制時序從DDR3 中讀取數據并通過USB2.0 接口傳輸到上位機；數據采集分析軟件對數據進行計算分析，并將計算的結果通過圖表的形式顯示在軟件上。

2.2 FPGA 數據采集板卡設計

如圖2 所示為FPGA 數據采集板卡構架，包含FPGA 邏輯處理芯片、USB2.0 數據傳輸接口、DDR3數據存儲顆粒、MCU 命令控制芯片和IO 接口。

圖2 FPGA 數據采集板卡構架

數據采集板所能支持的接口速率包括SDR 接口最高速度400Mb/s 和DDR 接口最高速度800Mb/s；USB2.0 接口的數據傳輸速度最高可達480 Mb/s；DDR3 的數據存儲容量為2Gb；MCU 通過串口與上位機通信，進行簡單的繼電器和低速IO 控制；IO 接口用于連接高精度數模信號源板卡和被測模數轉換器板卡。FPGA 與DDR3 之間的布線完全遵照Xilinx 的DDR3 設計規(guī)范，嚴格保證數據線、地址線等長和阻抗控制[4]。FPGA 與USB 芯片和MCU 之間的走線控制50 Ω 阻抗，USB 芯片到USB 接口之間的數據走線控制90Ω 差分阻抗。PCB 上端的對外接口與FPGA 之間使用等長差分對進行布線，差分阻抗控制在100Ω，可支持CMOS 電平、LVDS 電平的器件數據采集。數據采集板卡的各個部分由低抖動的線性LDO 供電，可保證板卡正常工作。

相比于邏輯分析儀，FPGA 數據采集板卡具備體積小、可編程性好、成本低的特點，可對各類高精度低速模數轉換器進行編程控制，具備一定的通用性。

2.3 高精度數模信號源設計

如圖3 所示為高精度數模信號源構架，它包含2 個20 位的高精度DAC（數字模擬轉換器）、輸出端運算放大器、高精度基準源和SPI 控制接口。其中20 位的高精度DAC 的噪聲譜密度為輸出電壓噪聲典型值為1.1μVP-P，性能滿足線性度誤差的測試要求。運算放大器的工作帶寬為10MHz，低噪聲高精度基準源的輸出噪聲可達1.0 μVP-P，兩者配合高精度DAC 使用，可發(fā)揮最優(yōu)性能。IO 接口用于連接FPGA 數據采集板卡，接受控制指令以產生正弦波、方波或斜坡波[5]。

圖3 高精度數模信號源構架

高精度DAC 的理想傳遞函數為：

其中，VREFN是DAC 輸入引腳上的負基準電壓；VREFP是DAC 輸入引腳上的正基準電壓；D 為DAC 的20位代碼。對于不同的高精度ADC（模擬數字轉換器），可根據ADC 模擬輸入要求的不同進行編程，產生相應的波形。波形可覆蓋到真差分、偽差分、單端雙極性和單端單極性輸出方式。

如表1 所示為AP2712 和自研的高精度信號源板卡的對比測試結果。兩個信號源分別對某24 位ADC 進行批量性測試，來判斷自研信號源的測試能力。表1 中只列出了5 只電路的測試結果?？梢娮匝械母呔葦的Ｐ盘栐磁c音頻信號源AP2712 測試性能相當，而自研高精度信號源具備體積小、成本低、可靈活編程的特點，特別是在進行線性度測試時，需要配合ADC 的時序進行編程，而高精度模擬信號源儀器不具備這一特點。

表1 信號源對比測試結果

2.4 數據采集分析軟件設計

如圖4 所示為數據采集分析軟件架構，包含數據采集和命令控制、數據計算、波形顯示三個部分。數據采集分析軟件以CyUSB3.sys 驅動[6]和RS232 驅動為橋梁，與FPGA 數據采集板卡之間進行數據傳輸和命令控制。軟件基于VB.NET 平臺進行開發(fā)，對熟悉VB6.0 平臺的開發(fā)人員十分友好。

圖4 數據采集分析軟件架構

數據采集分析軟件的命令控制指令通過RS232串口發(fā)送給數據采集板卡，相關的函數聲明為：

以上函數的功能為打開串口、處理接收到的數據、處理要發(fā)送的數據、選擇ADC 通道、讀寫SPI 寄存器、產生正弦波和斜坡波。

數據采集分析軟件的數據采集過程通過USB2.0實現[7]，相關的函數聲明為：

以上函數的功能為刷新USB 設備、發(fā)送采集命令到USB 設備、采集數據。

數據采集分析軟件的計算分析函數聲明為：

以上函數的功能為計算動態(tài)性能和計算線性度性能。

數據采集分析軟件的波形顯示采用Chart 控件，可快捷地將計算結果顯示在界面上。相關的函數聲明為：

上述兩個函數分別用來初始化Chart 控件和繪制計算結果。

3 線性度測試方法研究

不論是高速低分辨率ADC 還是低速高分辨率ADC，在性能測試過程中都需要評估線性度性能，特別是測試高分辨率ADC 時，線性度指標尤為重要。

線性度指標包含微分非線性DNL（Differential Nonlinearities）和積分非線性INL（Integral Nonlinearities）[8]。在使用傳統(tǒng)的正弦波柱狀圖方法測試線性度指標時，需要采集ADC 的全碼。在測試高速ADC時，采集數據的時間可以忽略，但在進行低速高精度ADC 測試時，采集數據的時間會大大增加整個測試過程的時間。例如，某8 通道24 位高精度ADC 的采樣率為16kS/s，采集32×224個碼值，理論上的采集時間為32768 s，極大增加了測試時間，因此傳統(tǒng)的全碼測試方法并不適用于低速高精度ADC，故此針對低速高精度的線性度測試給出一種測試新方法。

由于采用正弦波柱狀圖方法采集數據需要采集比全碼本身更多的數據量才能保證完全采集到全碼，而使用斜坡波結合ADC 的采樣率則可以減少采集的數據量。在此給出的線性度誤差計算方法正是使用斜坡波來進行線性度的估算。

假設某低速高精度ADC 的位數為n，則需要采集的碼值臺階數為n，每個臺階對應的碼值采集次數為m，每個碼值采集的時間為t，則需要采集的總碼值數所需要的時間為：

其中n 和m 的值往往是越大越好，但是考慮到采集時間的影響，需要在實際的測試過程中確定一個適中的值。采集得到的每個臺階碼值平均值為：

其中，k 為臺階數，有0≤k≤n 。再對計算得到的碼值進行最小二乘擬合，得到擬合曲線為：

線性度的計算公式則為：

其中ResLSB 為歸一化的最小碼值，其計算公式為：

找到INL(k)中的最大、最小值，即為器件所對應的線性度誤差。該計算方法與傳統(tǒng)的全碼計算方法相比，增大了等效最小碼值，在準確反映器件實際性能的情況下，節(jié)約了測試時間。

4 測試驗證和分析

用FPGA 數據采集板卡驅動高精度數模信號源板卡，使其連續(xù)等間隔輸出65536 個數據點。數據點越多，測試越精確，多次實驗證明大于65536 個數據點后，線性度指標變化甚微，故此選取此數字，以在測試時間與數據量之間取得平衡。選擇高精度數模信號源板卡輸出65536 個數據點，電壓輸出范圍為-2.49～2.49V，囊括被測模數轉換器的99.6%的輸入電壓區(qū)間范圍。

用FPGA 數據采集板卡驅動被測ADC 板卡，采集65536 個數據點，得到65536 個數字碼；對這些數字碼進行分并處理，如圖5 所示，得到N 個Code。經過多次實驗，證明一個Code 數據點至少為8，線性度指標穩(wěn)定，因此本測試選擇8192 個Code。對這8192 個Code 的模擬電壓均值進行線性擬合，得到擬合曲線F(k)=ak+b，由此計算得到8192 個Code的模擬電壓均值擬合值F(0)、F(1)、…、F(n-1)；對8192個Code 的模擬電壓均值與擬合值相減，得到線性度INL 曲線，即INL(0,1,...,8191)=AvgCode(0,1,...,8191)-F(0,1,...,8191)，取得INL(k)中最大值INLmax、最小值INLmin，即為線性度誤差。

圖5 分并處理示意圖

如圖6 所示為24 位ADC 的通道1 和通道7 的積分非線性測試結果。從圖中可以看出INL 指標在-10×10-6～10×10-6之間。

圖6 通道1 和通道7 的積分非線性

如圖7 所示為24 位ADC 的通道1 和通道7 的動態(tài)性能[9]測試結果。SNR、SINAD、THD、SFDR 四項參數的結果對比情況如表2 所示?？梢姼鲄抵笜司幱谠O計預期范圍內。

表2 通道1 和通道7 部分參數對比 單位：(dB)

圖7 通道1 和通道7 的動態(tài)性能

在測試過程中，ADC 的INL 測試時間小于5 s，而使用“高精度信號源儀器+被測模擬轉換器”的結構測試時間約為該線性度測試方法的8192 倍，可見本測試方法節(jié)省時間的程度。另外使用本方法測試模數轉換器8 個通道的動態(tài)性能和線性度的總測試時間大約在60s 左右，測試時間也有大幅縮短。

5 結束語

所提出的基于FPGA 的高精度模數轉換器測試系統(tǒng)，結合有效的測試方法，能夠準確、高效的實現高精度模數轉換器線性度測試指標。本研究對于24位以上的高精度低速SAR 結構、Σ-Δ 結構模數轉換器的測試也具有一定的參考價值。