馮濟(jì)琴, 鄒勁松, 陳 程, 朱青松, 劉 杰, 白仲熠

(1.重慶理工大學(xué) 機(jī)械檢測(cè)技術(shù)與裝備教育部工程研究中心,重慶 400054;2.重慶工業(yè)職業(yè)技術(shù)學(xué)院, 重慶 401120;3.時(shí)柵傳感及先進(jìn)檢測(cè)技術(shù)重慶市重點(diǎn)實(shí)驗(yàn)室, 重慶 400054)

0 引言

在捷聯(lián)慣性導(dǎo)航系統(tǒng)(strapdown inertial navigation system,SINS)中,加速度計(jì)是重要的慣性元器件,其輸出的模擬電流信號(hào)需要進(jìn)行前端模數(shù)轉(zhuǎn)換后再接入后端數(shù)字處理。常規(guī)的模數(shù)轉(zhuǎn)換方式有A/D轉(zhuǎn)換,V/F轉(zhuǎn)換和I/F轉(zhuǎn)換。A/D轉(zhuǎn)換的本質(zhì)為間斷采樣,會(huì)造成采樣數(shù)據(jù)的丟失,實(shí)現(xiàn)高精度則依賴于A/D芯片的高位數(shù),粗略估計(jì)需要24位AD芯片才能達(dá)到10-6g量級(jí)的轉(zhuǎn)換精度[1]。V/F轉(zhuǎn)換中,運(yùn)算放大器的失調(diào)電壓將限制電路線性度的提高,同時(shí)溫度系數(shù)較大[2-3]。I/F轉(zhuǎn)換基于電荷平衡的原理,對(duì)加速度計(jì)輸出的電流做積分并通過模數(shù)邏輯處理通入恒定電流進(jìn)行反向積分。I/F轉(zhuǎn)換不受積分失調(diào)電壓的影響,具有較高的轉(zhuǎn)換精度,一般能達(dá)到10-5g量級(jí),適用于中高精度慣性導(dǎo)航系統(tǒng)[4]。

傳統(tǒng)的I/F轉(zhuǎn)換電路包括積分、門限比較、邏輯控制、開關(guān)、恒流源等眾多電路模塊。其中,門限比較模塊需要高性能雙極性輸入比較器,再適配特定阻值的高精密電阻才能實(shí)現(xiàn)對(duì)比較器電壓閾值的設(shè)定[5]。電路模塊眾多和高性能元器件要求對(duì)I/F轉(zhuǎn)換電路的轉(zhuǎn)換速度、穩(wěn)定性、成本提出了挑戰(zhàn)[6]。因此,在保證I/F轉(zhuǎn)換電路基本指標(biāo)的前提下,設(shè)計(jì)一種簡單穩(wěn)定且不依賴于高性能元器件的I/F轉(zhuǎn)換電路十分必要。

1 I/F轉(zhuǎn)換電路原理

1.1 傳統(tǒng)I/F轉(zhuǎn)換電路原理

傳統(tǒng)I/F轉(zhuǎn)換原理如圖1所示。實(shí)現(xiàn)方式:加速度計(jì)電流信號(hào)經(jīng)電流積分器轉(zhuǎn)換為電壓模擬量,將該模擬量與已設(shè)定電壓閾值的門限比較器進(jìn)行比較,輸出數(shù)字比較結(jié)果再進(jìn)入數(shù)字控制電路進(jìn)行數(shù)字邏輯運(yùn)算。輸出轉(zhuǎn)換脈沖數(shù)量和數(shù)字邏輯控制信號(hào),通過控制補(bǔ)償電流的反向積分使整個(gè)模塊在一個(gè)周期內(nèi)達(dá)到電荷平衡,從而實(shí)現(xiàn)加速度模擬量到數(shù)字量的轉(zhuǎn)換。

圖1 傳統(tǒng)I/F轉(zhuǎn)換原理示意圖

1.2 基于積分映射法I/F轉(zhuǎn)換電路原理

基于積分映射法I/F轉(zhuǎn)換電路的關(guān)鍵在于積分映射電路。該電路的功能是將第一級(jí)積分電壓按照所設(shè)計(jì)的放大系數(shù)映射到控制芯片的TTL標(biāo)準(zhǔn)電壓內(nèi)。其中,放大系數(shù)通過推挽電路加適配負(fù)載來實(shí)現(xiàn)系數(shù)設(shè)定。積分映射電路的設(shè)計(jì)取決于控制芯片的選型、電路分辨率要求、電路整體功耗要求等。通過積分電壓值的放大映射,在硬件層面上利用控制芯片IO腳電壓識(shí)別特性,在邏輯上實(shí)現(xiàn)了控制芯片同時(shí)進(jìn)行比較、邏輯控制兩功能。

I/F轉(zhuǎn)換電路基于電荷平衡原理[7-10]。基于積分映射法I/F轉(zhuǎn)換電路原理如圖2所示。

圖2 積分映射I/F轉(zhuǎn)換電路原理示意圖

電流積分器對(duì)輸入電流IIN與反饋平衡電流IF的差值在一定時(shí)間內(nèi)通過積分電容C1進(jìn)行積分取樣,并將取樣結(jié)果與設(shè)定的正(或負(fù))門限電平進(jìn)行同步比較。對(duì)于不平衡的比較結(jié)果,控制電路控制開關(guān)電路接通對(duì)應(yīng)的正(或負(fù))反饋恒流源,以形成若干個(gè)持續(xù)時(shí)間均為一個(gè)工作時(shí)鐘周期T的反饋單位電荷對(duì)原取樣結(jié)果進(jìn)行再平衡。與此同時(shí),控制電路輸出相應(yīng)數(shù)量且與輸入電流極性對(duì)應(yīng)的脈沖。對(duì)于平衡的比較結(jié)果,控制開關(guān)電路關(guān)斷反饋恒流源和脈沖輸出。上述過程在每個(gè)工作時(shí)鐘周期T內(nèi)同步進(jìn)行1次,使電流積分器的輸出電壓保持在設(shè)定的正/負(fù)門限電平之內(nèi),即電路保持平衡。此時(shí):

QIN=QF

(1)

在t時(shí)間內(nèi)IIN累積的電荷量為

QIN=IIN×t

(2)

(3)

由式(3)可得輸入電流IIN為

(4)

其中:F為單位時(shí)間內(nèi)的輸出脈沖數(shù)(pulse/s)。

由式(4)可知,只要保證恒流源I與工作時(shí)鐘頻率f為常值,在忽略各種誤差的情況下,輸入電流IIN就與單位時(shí)間內(nèi)的輸出脈沖數(shù)F成正比[11]。根據(jù)單位時(shí)間內(nèi)的輸出脈沖數(shù),利用函數(shù)關(guān)系式(4)即可得出輸入電流IIN的值。

2 電路模塊及程序設(shè)計(jì)

2.1 恒流源電路設(shè)計(jì)

由I/F轉(zhuǎn)換電荷平衡原理可知,恒流源電路為反向積分提供電流基準(zhǔn),直接影響脈沖計(jì)數(shù)的精確性。設(shè)計(jì)高精度、高穩(wěn)定性和高對(duì)稱性的恒流源模塊是保證I/F轉(zhuǎn)換電路精度的根本保障。溫度是影響恒流源模塊穩(wěn)定性的主要因素,當(dāng)溫度變化時(shí)會(huì)影響PN結(jié)的穿透電流,使得恒流源電流發(fā)生變化。在實(shí)際應(yīng)用中,為了促進(jìn)精度的提升,需要基于恒壓器件進(jìn)行恒流源模塊的設(shè)計(jì)[12-13]。

基于恒壓源(LM199AH)的壓控來提升恒流源精度。 LM199AH采用次表面隱埋技術(shù),穩(wěn)定性高、噪音低、受溫度影響小[14]。參數(shù)如下:電壓值為6.8～7.1 V,溫度系數(shù)為3×10-7～1×10-5,長期穩(wěn)定性典型值是2×10-5/1 000 h。在恒流源模塊電壓端設(shè)計(jì)時(shí),把采樣電阻的供電電壓與運(yùn)算放大器的基準(zhǔn)電壓統(tǒng)一,防止產(chǎn)生信號(hào)流對(duì)地電壓不足的問題。對(duì)于電路中運(yùn)放的選擇,用場(chǎng)效應(yīng)管來替代傳統(tǒng)的晶體管,使得放大倍數(shù)、驅(qū)動(dòng)能力和基極電流得到有效提升。詳細(xì)電路如圖3所示(A1、A2標(biāo)號(hào)相同處表示實(shí)際物理連接)。

圖3 恒流源電路圖

2.2 積分映射電路設(shè)計(jì)

積分映射電路的功能是將第一級(jí)積分后的模擬電壓值經(jīng)推挽電路通過適配不同電阻對(duì),定比例放大到CPLD芯片引腳識(shí)別的TTL標(biāo)準(zhǔn)內(nèi),實(shí)現(xiàn)積分電壓值的定比例轉(zhuǎn)換。通過這種積分電壓映射設(shè)計(jì),TTL比較的數(shù)字結(jié)果直接進(jìn)入CPLD進(jìn)行數(shù)字邏輯解算,CPLD實(shí)現(xiàn)了比較、邏輯解算兩大功能。相較于傳統(tǒng)I/F轉(zhuǎn)換電路需要專用比較器輸出數(shù)字比較結(jié)果、再進(jìn)入CPLD進(jìn)行數(shù)字邏輯解算,本設(shè)計(jì)可節(jié)約一個(gè)環(huán)節(jié)的信號(hào)處理時(shí)間,降低一個(gè)環(huán)節(jié)帶入的誤差量,減少一個(gè)環(huán)節(jié)的電路元器件數(shù)量,提高電路可靠性,實(shí)現(xiàn)快速比較。本設(shè)計(jì)基于I/F轉(zhuǎn)換電路分辨率要求、線性度要求,在CPLD芯片選型之后再選擇不同阻值的電阻對(duì)來實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。

根據(jù)CPLD(EPM7064SLC44-10N)的TTL標(biāo)準(zhǔn)芯片手冊(cè)可知:輸入電壓大于2 V識(shí)別為高電平,輸入電壓小于0.8 V識(shí)別為低電平。積分映射電路如圖4所示。

圖4 積分映射電路圖

X1接加速度計(jì)信號(hào)輸出端,U5_2接恒流源電路,cpu_013、cpu_015接CPLD芯片輸入引腳。電路工作過程為:當(dāng)沒有加速度電流信號(hào)時(shí),即X1輸入為0 mA。經(jīng)過運(yùn)算放大器U1反向積分,U1的輸出電壓為0 V(U0)。推挽電路負(fù)載電阻值依次為R19=R20=R21=3 kΩ,R22=30 kΩ。因此,0輸入時(shí):

(5)

(6)

Ucpu _013=2.5 V,Ucpu_015=-0.455 V。

Ucpu_013=2.5 V,電壓值大于1.7 V,根據(jù)CPLD的引腳TTL標(biāo)準(zhǔn),cpu_013對(duì)應(yīng)的CPLD輸入端(標(biāo)記為CPLD_13)被識(shí)別為高電平。同理,Ucpu_015=-0.455 V,電壓值小于0.8 V,cpu_015對(duì)應(yīng)的CPLD輸入引腳端(標(biāo)記為CPLD_15)被識(shí)別為低電平。

當(dāng)X1端輸入正電流信號(hào)時(shí),經(jīng)過運(yùn)算放大器U1進(jìn)行反向積分,輸出為負(fù)電壓,即U0<0 V。再由式(5)和式(6)計(jì)算得到cpu_013、cpu_015的電壓值,根據(jù)CPLD的TTL標(biāo)準(zhǔn)就可以比較出對(duì)應(yīng)的輸入電平信號(hào)。輸入正電流信號(hào)持續(xù)反向積分時(shí),運(yùn)算放大器U1輸出端U0<0 V,且絕對(duì)電壓值不斷增加。由式(5)可知,cpu_013端電壓值不斷減小,直到Ucpu_013<1.7 V,CPLD_13引腳被識(shí)別為低電平,此時(shí)Ucpu_015<0.8 V,整個(gè)積分過程中CPLD_15引腳一直被識(shí)別為低電平。持續(xù)積分直到CPLD_13引腳處發(fā)生電平跳轉(zhuǎn),CPLD通過邏輯控制接通恒流源補(bǔ)償電路,即U5_2輸入負(fù)恒定電流。再通過反向積分,拉高Ucpu_013的電壓值,使CPLD_13引腳回到初始高電平。當(dāng)小電流輸入時(shí),恒流源補(bǔ)償?shù)念l次低;大電流輸入情況下,恒流源補(bǔ)償頻次高,通過對(duì)恒流源通斷進(jìn)行脈沖計(jì)數(shù)實(shí)現(xiàn)電流與頻率的線性變換。

當(dāng)X1端輸入負(fù)電流信號(hào)、運(yùn)算放大器U1反向積分后,輸出為正電壓。U0電壓值不斷增大,由式(6)可知cpu_015電壓值不斷增大,直到Ucpu_015>0.8 V,CPLD_15引腳被識(shí)別為高電平,此時(shí)Ucpu_013>1.7 V,CPLD_13引腳一直被識(shí)別為高電平。CPLD_15引腳處發(fā)生了電平跳轉(zhuǎn),通過邏輯控制U5_2輸入正電流進(jìn)行補(bǔ)償。拉低Ucpu_015的電壓值,使CPLD_15回到初始電平狀態(tài),頻率計(jì)數(shù)方式同上。

2.3 CPLD程序設(shè)計(jì)

CPLD程序設(shè)計(jì)包括用Verilog HDL語言描述FPGA邏輯過程,再經(jīng)過Modlesim時(shí)序仿真,考慮布局布線延時(shí)后是否能實(shí)現(xiàn)邏輯功能。

CPLD對(duì)六路加速度信號(hào)進(jìn)行數(shù)字邏輯并行處理,每路信號(hào)實(shí)現(xiàn)如圖5所示。CPLD芯片系統(tǒng)斷電后程序不丟失,上電復(fù)位后,首先進(jìn)行外部信號(hào)同步處理,避免后續(xù)邏輯判斷過程中產(chǎn)生亞穩(wěn)態(tài),然后進(jìn)行初始化程序[15]。

圖5 加速度計(jì)信號(hào)處理流程

3 功能仿真與實(shí)驗(yàn)驗(yàn)證

3.1 功能仿真

用Multisim搭建積分映射電路功能仿真模型,如圖6所示,仿真模擬-1 mA的加速度計(jì)模擬信號(hào)輸入,實(shí)際工作過程中該電流信號(hào)是連續(xù)不斷變化的。對(duì)積分定映射電路中的元器件進(jìn)行模型化處理:用DC-Current直流電源模擬恒流源;積分電路的運(yùn)算放大器選取5端運(yùn)放器件CA3140E;壓控開關(guān)S2模擬CPLD芯片管腳電壓識(shí)別過程,即引腳電壓超過該壓控開關(guān)觸發(fā)電壓時(shí),開關(guān)狀態(tài)跳轉(zhuǎn),接通或關(guān)斷恒流源電路;D觸發(fā)器74HC740模擬CPLD芯片數(shù)字信號(hào)邏輯解算;電壓源Clock Voltage Source用來模擬CPLD不同的采樣頻率。最后用示波器XSC1抓取cpu_015的電壓與壓控開關(guān)S2的通斷狀態(tài)。仿真結(jié)果如圖7所示。

圖6 積分映射電路仿真模型

圖7 XSC1示波器界面

從圖7可得,當(dāng)cpu_015電壓積分到壓控開關(guān)S2的觸發(fā)電壓時(shí),壓控開關(guān)接通,通入對(duì)應(yīng)的恒流源進(jìn)行補(bǔ)償,下拉電壓值。1個(gè)時(shí)鐘周期后,開關(guān)斷開,繼續(xù)進(jìn)行原積分過程。由仿真波形可知,恒定電流輸入時(shí),I/F轉(zhuǎn)換電路的工作過程與預(yù)期相符。進(jìn)一步仿真輸入不同電流信號(hào)時(shí)的電路工作情況,同時(shí)記錄壓控開關(guān)S2接通的周期,得到表1。

表1 不同模擬輸入的仿真結(jié)果

由表1可以看出,模擬輸入的電流越大,壓控開關(guān)開通的頻率越快。輸入電流和轉(zhuǎn)換后頻率為正比關(guān)系,通過計(jì)數(shù)器檢測(cè)壓控開關(guān)的通斷頻率,即可求出輸入電流信號(hào)的值。

3.2 實(shí)驗(yàn)驗(yàn)證

3.2.1實(shí)驗(yàn)系統(tǒng)

實(shí)驗(yàn)系統(tǒng)如圖8所示,超穩(wěn)定高精度恒流源提供測(cè)試電流模擬加速度計(jì)任意電流輸入,用自制高精度、低噪聲的I/F電源板給I/F轉(zhuǎn)換電路供電,用示波器抓取電路信號(hào)進(jìn)行功能檢測(cè),最后通過上位機(jī)軟件保存分析數(shù)據(jù)[16]。實(shí)驗(yàn)系統(tǒng)實(shí)物見圖8。

圖8 實(shí)驗(yàn)系統(tǒng)實(shí)物

3.2.2零位和零位穩(wěn)定性測(cè)試

將I/F轉(zhuǎn)換電路置于恒溫25 ℃條件下,對(duì)電路的零位、刻度因數(shù)和線性度等參數(shù)進(jìn)行測(cè)試。啟動(dòng)電路30 min后對(duì)電路進(jìn)行測(cè)試,令輸入電流為IIN=0 mA (輸入接地),每隔ΔT=20 s記錄計(jì)數(shù)器的脈沖數(shù),持續(xù)1 h,共記錄n=180個(gè)零位數(shù)據(jù)Ni,三通道零位數(shù)據(jù)如圖9所示。

圖9 三通道零位數(shù)據(jù)曲線

(7)

(8)

由式(7)和式(8)的計(jì)算結(jié)果,得到三路I/F電路零位和零位穩(wěn)定性如表2所示。

表2 三路I/F電路零位和零位穩(wěn)定性

從表2可知,設(shè)計(jì)的I/F轉(zhuǎn)換電路3個(gè)通道的零位均值優(yōu)于0.04 pulse/s,零位穩(wěn)定性優(yōu)于2.143 66×10-6。

3.2.3刻度因數(shù)和線性度測(cè)試

啟動(dòng)電路30 min后,打開高精度電流源給X、Y、Z三個(gè)通道輸入不同大小的電流量,采樣時(shí)間ΔT=1 s,記錄恒流源開關(guān)通斷的脈沖次數(shù),得到輸入電流與脈沖關(guān)系如圖10所示。輸入負(fù)電流信號(hào)時(shí),將脈沖數(shù)記為負(fù)。

圖10 輸入電流與脈沖關(guān)系曲線

(9)

由式(9)計(jì)算得到設(shè)計(jì)的I/F電路的刻度因數(shù)和線性度結(jié)果如表3所示。

表3 本方案I/F電路的刻度因數(shù)和線性度

由表3可以得出所設(shè)計(jì)的I/F轉(zhuǎn)換電路的刻度因數(shù)為18 250 Hz/mA,線性度小于10個(gè)ppm。

4 結(jié)論

所設(shè)的I/F轉(zhuǎn)換電路計(jì)電路零位穩(wěn)定性優(yōu)于2.143 66×10-6,線性度小于10個(gè)ppm,實(shí)現(xiàn)了I/F 轉(zhuǎn)換電路的高線性度和高零位穩(wěn)定性,可應(yīng)用于中高精度捷聯(lián)慣導(dǎo)系統(tǒng)加速度計(jì)信號(hào)處理。所提出的積分映射方法在特定積分信號(hào)處理領(lǐng)域具有應(yīng)用價(jià)值。