趙 磊 趙 成 仝 霞 李雪城

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0 引言

隨著電力電子等設(shè)備投入電力系統(tǒng)中，其所具有的負(fù)荷非線性、非對(duì)稱性、沖擊性等特性向電力系統(tǒng)注入各種電磁干擾，對(duì)電力系統(tǒng)的電能質(zhì)量和用戶設(shè)備的安全運(yùn)行造成不良影響，甚至引發(fā)嚴(yán)重的安全生產(chǎn)事故。為保障用戶的用電質(zhì)量，需要對(duì)電能進(jìn)行及時(shí)準(zhǔn)確的檢測(cè)，對(duì)電力系統(tǒng)運(yùn)行時(shí)出現(xiàn)的不良狀況及時(shí)報(bào)警并記錄，以提供電網(wǎng)升級(jí)改造方案，限制強(qiáng)諧波源的投入，從而保障電力系統(tǒng)的經(jīng)濟(jì)、可靠、安全、高效運(yùn)行[1-2]。同時(shí)，國家采用一定標(biāo)準(zhǔn)，對(duì)功率因數(shù)偏低或電流諧波含量超標(biāo)的電力用戶采用懲罰性電價(jià)這一國家政策的落實(shí)都離不開電力系統(tǒng)各個(gè)環(huán)路節(jié)點(diǎn)的及時(shí)有效檢測(cè)技術(shù)[3-4]。開發(fā)性能優(yōu)良，功能完備，可靠性高的電能質(zhì)量分析設(shè)備，對(duì)保障電力系統(tǒng)的經(jīng)濟(jì)穩(wěn)定運(yùn)行，對(duì)用電設(shè)備的正常工作和工農(nóng)業(yè)生產(chǎn)的持續(xù)高效，是具有重要意義的。本文設(shè)計(jì)了低噪聲、低溫漂信號(hào)放大電路，為消除FFT 引入的頻譜混疊現(xiàn)象，設(shè)計(jì)了抗混疊低通濾波電路，同時(shí)設(shè)計(jì)了基于FPGA 的采集信號(hào)模數(shù)轉(zhuǎn)換程序、頻率測(cè)量程序。

1 硬件電路設(shè)計(jì)

1.1 信號(hào)輸入電路

本系統(tǒng)精密電壓互感器采用LCTV31CE-2mA 型微型精密PT，其具有體積小，精度高，安裝方便的優(yōu)點(diǎn)，同時(shí)是全封閉結(jié)構(gòu)，機(jī)械性好，能適應(yīng)惡劣環(huán)境，電壓隔離能力強(qiáng)。

其典型應(yīng)用電路如圖1 所示，互感器采用0 負(fù)載互感線圈，電流輸入比為1：1，輸出端感應(yīng)出相同的0～2mA 電流，經(jīng)運(yùn)算放大器OP07 轉(zhuǎn)化為電壓信號(hào)。電路中運(yùn)放的應(yīng)用提高了元器件的線性度，同時(shí)提高了輸出阻抗。電容C為補(bǔ)償電容，電網(wǎng)電壓經(jīng)過互感器一、二次線圈變換時(shí)會(huì)產(chǎn)生一定程度的相位偏移，電容C可以起到相位補(bǔ)償作用。

圖1 LCTV31CE-2mA 典型應(yīng)用電路

精密電流互感器采用LCTAHC-30A/30mA 型微型精密互感器CT，其具有立式穿芯，體積小，易于安裝等優(yōu)點(diǎn)。互感器采用全封閉結(jié)構(gòu)，機(jī)械性好，電壓隔離能力強(qiáng)。

1.2 信號(hào)放大電路

電流變比為1000：1，電壓互感器變比為1：1，其均為電流隔離性器件，將輸入輸出保持線性關(guān)系，輸出信號(hào)均為毫安級(jí)別。本設(shè)計(jì)采用運(yùn)算放大器OP07組建模擬電路，對(duì)互感器輸出信號(hào)進(jìn)行調(diào)整，以矯正因互感器線圈產(chǎn)生的相移，同時(shí)將毫安級(jí)別的信號(hào)線性放大到-5～5V 范圍內(nèi)。其電路結(jié)構(gòu)如圖2 所示。

圖2 電壓輸入電路

Rv為互感器的輸入限幅電路，Rv=220V/2mA，Cv，Rv2為相位調(diào)理電路，進(jìn)行約10'的相位調(diào)整，Rv1、RPv的值可依據(jù)運(yùn)放電路的虛短虛斷特性進(jìn)行計(jì)算：Rv1+RPv=3.5V/2mA。RPv1用于調(diào)整運(yùn)放產(chǎn)生的自激震蕩，如圖3 所示。

圖3 電流輸入電路

Ci，Ri2為相位調(diào)理電路，進(jìn)行約20 '的相位調(diào)整，Ri1、RPi的值同樣可依據(jù)運(yùn)放電路的虛短虛斷特性進(jìn)行計(jì)算：Rv1+RPv=3.5V/15mA。

1.3 抗混疊低通濾波電路

為消除FFT 引入的頻譜混疊現(xiàn)象，需要設(shè)置低通濾波器。低通濾波器用于過濾掉輸入信號(hào)中高于截止頻率的信號(hào)成分，減小截止頻率以下信號(hào)成分的衰減，從而達(dá)到消除頻譜混疊及高頻干擾的目的。本系統(tǒng)采用二階低通濾波器，如圖4 所示。

圖4 模擬抗混疊濾波電路

本設(shè)計(jì)對(duì)最高50 次諧波進(jìn)行采集，故采樣頻率為5000Hz，而截止頻率為采樣頻率的一半，應(yīng)為2500Hz，此電路的截止頻率由下式計(jì)算出：

故實(shí)際值R1=410Ω、R2=1Ω、C1=C2=0.1μF。低通模擬抗混疊濾波電路會(huì)引起相位偏移，對(duì)于本設(shè)計(jì)中6 路信號(hào)均分別通過同樣的濾波電路，故產(chǎn)生的相位偏移可忽略不計(jì)。

2 FPGA 邏輯設(shè)計(jì)綜合

2.1 FPGA 設(shè)計(jì)流程

FPGA 開發(fā)是借助于EDA 工具對(duì)FPGA 芯片進(jìn)行編輯的過程。FPGA 開發(fā)一般采用自頂向下或者自下向上的設(shè)計(jì)流程，對(duì)于大規(guī)模的設(shè)計(jì)一般采用自頂向下的設(shè)計(jì)流程。FPGA 的開發(fā)流程包括設(shè)計(jì)定義、設(shè)計(jì)輸入、功能仿真、邏輯綜合、前仿真、布局布線、后仿真、下載驗(yàn)證這幾個(gè)主要部分[5-6]。FPGA設(shè)計(jì)流程如圖5 所示。

圖5 FPGA 設(shè)計(jì)流程圖

1）設(shè)計(jì)定義：是對(duì)FPGA 進(jìn)行編程設(shè)定的依據(jù)，包括接口信號(hào)規(guī)格、時(shí)鐘頻率、時(shí)序要求、管腳分配等。

2）設(shè)計(jì)輸入：目前常用的設(shè)計(jì)輸入語言包含硬件描述語言（HDL）、原理圖輸入兩種方式。其中原理圖輸入方式較為直觀，早期應(yīng)用比較廣泛，具有圖形化直觀、單元簡(jiǎn)潔、功能明確等優(yōu)點(diǎn)，但對(duì)于大規(guī)模集成電路系統(tǒng)的開發(fā)就顯得很困難。HDL 方式較為常用，是目前較大規(guī)模FPGA 設(shè)計(jì)中主要輸入方法，HDL 語言在描述狀態(tài)機(jī)、邏輯控制等方面使用方便，通過特定的綜合器，其描述的電路結(jié)構(gòu)可以很好地實(shí)現(xiàn)。在IEEE 標(biāo)準(zhǔn)中HDL 有VHDL 和Verilog HDL 兩種形式，VHDL 數(shù)據(jù)類型豐富，適用于大型系統(tǒng)；Verilog 對(duì)RTL 門級(jí)電路描述能力強(qiáng)，且風(fēng)格與C 語言類似，易于上手。

3）功能仿真：也稱前仿真，用于在邏輯綜合前對(duì)設(shè)計(jì)的原理圖文件或HDL 文件進(jìn)行功能驗(yàn)證。

4）邏輯綜合：依據(jù)設(shè)計(jì)完成的原理圖文件或HDL 文件進(jìn)行實(shí)現(xiàn)，并需要考慮一定的約束條件，如處理速度、運(yùn)行功耗等，在計(jì)算機(jī)中進(jìn)行優(yōu)化處理，得到電路設(shè)計(jì)方案。邏輯綜合的過程等同于一個(gè)設(shè)計(jì)的優(yōu)化過程，綜合器最終給出最優(yōu)或者兼顧多種因素考慮的設(shè)計(jì)方案。

5）布局布線：FPGA 中的布局布線是一種“實(shí)現(xiàn)”設(shè)計(jì)，“實(shí)現(xiàn)”是利用實(shí)現(xiàn)工具將邏輯映射到FPGA 芯片的物理結(jié)構(gòu)中，采用先進(jìn)的算法得到最佳布局，產(chǎn)生相應(yīng)的配置文件。實(shí)現(xiàn)工具采用時(shí)序驅(qū)動(dòng)，在器件的布局布線過程中對(duì)所有信號(hào)通道進(jìn)行時(shí)序分析。圖6 為布局布線處理示意圖。

圖6 布局布線處理示意圖

6）后仿真：后仿真也稱作時(shí)序仿真，后仿真與前仿真相比增加了對(duì)時(shí)序關(guān)系的驗(yàn)證，仿真結(jié)果更加接近于電路的實(shí)際運(yùn)行效果。圖7 為后仿真示意圖。

圖7 后仿真示意圖

2.2 模數(shù)轉(zhuǎn)換程序設(shè)計(jì)

在程序設(shè)計(jì)中拉低HOLDx 信號(hào)后啟動(dòng)轉(zhuǎn)換，等待讀信號(hào)EOS 的到來，若采用主動(dòng)等待機(jī)制，此時(shí)處理器時(shí)序資源大多被消耗，降低了整個(gè)系統(tǒng)的運(yùn)行效率。因此AD 轉(zhuǎn)換的時(shí)序控制最優(yōu)方案便是采用有限狀態(tài)機(jī)（FSM），使用FSM 被動(dòng)等待EOS 信號(hào)的到來。

輸入信號(hào)CLK 典型的頻率值為5MHz，其信號(hào)來源為FPGA 中時(shí)鐘信號(hào)經(jīng)過分頻電路處理，輸出到ADS8364 芯片中，作為器件的工作時(shí)鐘。程序流程圖如圖8 所示。

圖8 模數(shù)轉(zhuǎn)換程序流程圖

2.3 頻率測(cè)量程序設(shè)計(jì)

經(jīng)比較器輸出的方波信號(hào)頻率在50Hz 附近，將其連接到FPGA 的輸入引腳。以EP2C5Q208 型FPGA 為例，其采用20MHz 外置晶振，CLK 輸入信號(hào)周期約為50ns。程序的設(shè)計(jì)思想是使用CLK 信號(hào)作為計(jì)數(shù)脈沖，計(jì)數(shù)50Hz 方波信號(hào)的脈沖數(shù)N，可進(jìn)一步得到方波信號(hào)的頻率值。

程序中需要設(shè)計(jì)除法器模塊，采用移位、循環(huán)、累加組合運(yùn)算的觸發(fā)器，相比于基于乘法的算法設(shè)計(jì)，占用芯片邏輯資源少，運(yùn)算速度快，程序效率高。但是當(dāng)除數(shù)的位數(shù)較多時(shí)，這種邏輯組合式的實(shí)現(xiàn)方法會(huì)消耗大量的LE 資源以取得速度上的優(yōu)勢(shì)，此種情況需要考慮更換算法。頻率測(cè)量模塊程序流程圖如圖9 所示。

圖9 頻率測(cè)量模塊程序流程圖

3 結(jié)束語

針對(duì)市場(chǎng)對(duì)高性能、低功耗、高可靠性的電能質(zhì)量采集模塊的需求，本文設(shè)計(jì)了低噪聲、低溫漂信號(hào)放大電路，為消除FFT 引入的頻譜混疊現(xiàn)象，設(shè)計(jì)了抗混疊低通濾波電路。本文對(duì)FPGA 設(shè)計(jì)的方法進(jìn)行介紹，同時(shí)設(shè)計(jì)了AD 轉(zhuǎn)換程序、頻率測(cè)量程序，為高性能、高可靠性的電能質(zhì)量監(jiān)測(cè)分析提供了完備的解決方案。