朱朝峰，汪 東，，鄧 歡，龍 睿，唐金波

（1.湘潭大學(xué)物理與光電工程學(xué)院，湖南湘潭 411100；2.湖南轂梁微電子有限公司，湖南長沙 410000）

模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)作為數(shù)字和模擬信號連接的橋梁，對于提高芯片的數(shù)字運算能力有著至關(guān)重要的作用。其中逐次逼近型(Successive Approximation Register,SAR)模數(shù)轉(zhuǎn)換器憑借著結(jié)構(gòu)簡單、面積小、功耗低等優(yōu)點被廣泛運用。但是傳統(tǒng)同步SAR ADC 受限于串行的工作方式，N位的SAR ADC至少需要N個轉(zhuǎn)換周期，從而限制了SAR ADC轉(zhuǎn)換速度。以SAR ADC為核心的混合結(jié)構(gòu)，如流水線SAR ADC[1]、VCO-SAR ADC[2]、時間交織SAR ADC[3]等，雖然可以解決傳統(tǒng)SAR ADC 的此類問題，但仍然存在著精度和速度不能折衷的問題。

在此基礎(chǔ)上設(shè)計了一款同步FLASH-SAR ADC，利用FLASH ADC 并行的工作特點，解決SAR ADC 只能串行的工作問題，同時設(shè)計了一種新的DAC 電容陣列以及跨電壓域比較器，并針對DAC 結(jié)構(gòu)進(jìn)行編碼設(shè)計，進(jìn)一步提高ADC 的轉(zhuǎn)換速度。最后采用55 nm CMOS 工藝經(jīng)版圖設(shè)計，寄生參數(shù)提取，在5.5 MS/s(Million Samples per Second,MS/s)采樣速率下，后仿真有效位達(dá)到11.82 bit。

1 整體架構(gòu)設(shè)計

FLASH-SAR ADC 結(jié)構(gòu)框圖如圖1 所示，核心模塊為FLASH ADC 和SAR ADC 兩部分。FASLH ADC由電阻串分壓電路和31 個比較器電路組成。SAR ADC 由采樣保持模塊(S/H MUX)、DAC 電容陣列模塊、比較器模塊(COMP)和控制邏輯模塊(SAR LOGIC)組成。外圍模塊由參考產(chǎn)生電路(VREF/VCM BUF FER)、時鐘產(chǎn)生電路(CLK GEN)和數(shù)字處理模塊(DIGITAL ENGINE)組成。

圖1 FLSAH-SAR ADC結(jié)構(gòu)框圖

該ADC 采用同步時序控制邏輯、基準(zhǔn)時鐘(ADC_CLK)和采樣時鐘(SH)通過外部輸入，其余時鐘均由內(nèi)部時鐘產(chǎn)生模塊(CLK GEN)產(chǎn)生。IBAS 由帶隙基準(zhǔn)產(chǎn)生，并通過VCM BUFFER 和VREF BUFFER產(chǎn)生ADC 所需要的參考電壓和共模電壓(VCM)。

FLASH-SAR ADC 中的高5 位由FLASH ADC 以溫度碼的形式進(jìn)行粗量化，低7 位由SAR ADC 以二進(jìn)制碼的形式進(jìn)行細(xì)量化[4]，其工作過程分為3 個階段：

1）采樣階段：FLASH ADC 和SAR ADC 同時對輸入信號Vin 進(jìn)行采樣；

2）FLASH ADC 量化階段：采樣結(jié)束后，SAR ADC 進(jìn)入保持階段，F(xiàn)LASH ADC 進(jìn)入工作階段，粗量化高5 位，在一個時鐘周期內(nèi)完成，通過計算可以得到量化電壓VFlash；

3）SAR ADC 量化階段：FLASH ADC 以溫度碼的形式將結(jié)果傳輸給SAR ADC，得到殘差電壓Vresidue=Vin-VFlash，然后對殘差電壓Vresidue進(jìn)行細(xì)量化，得到低7位數(shù)字碼。

2 關(guān)鍵模塊電路設(shè)計

2.1 DAC電容陣列設(shè)計

DAC 對SAR ADC 的精度、轉(zhuǎn)換速度以及功耗等指標(biāo)起決定性作用[5]。圖2為該設(shè)計的DAC電容陣列，采用電荷重分配結(jié)構(gòu)，利用電容的電荷守恒和再分配特點實現(xiàn)SAR ADC 的轉(zhuǎn)換功能，并且采用分段式設(shè)計，減小電路開銷，降低功耗[6]。DAC 的高5位為單端結(jié)構(gòu)，低7 位為差分結(jié)構(gòu)，這種結(jié)構(gòu)能夠抑制共模噪聲的影響，使輸出電壓在共模點附近且擺幅較小。

圖2 DAC電容陣列示意圖

FLASH ADC 粗量化的結(jié)果傳給DAC，在DAC的N 端得到殘差電壓Vresidue，其P 端高5 位電容下極板保持接地。為了降低DAC 的功耗，采用基于共模電平(VCM_based)的切換方式[7]，在電容下極板引入共模電壓。共模電壓的引入增加了低位切換開關(guān)以及控制時序的設(shè)計難度，因此采用高位電容采樣的方式減少低位電容下極板所需電位。但參與采樣和具有校準(zhǔn)功能的冗余位下極板仍然需要4 個電位，所以在切換過程中用GND 代替VCM 電位，從而減少所需開關(guān)個數(shù)，降低控制時序的設(shè)計難度。

為驗證DAC 的線性度，對每個工作階段電壓推導(dǎo)如下：

假設(shè)單位電容為C，在采樣階段，DAC 兩端對應(yīng)的電荷分別為式（1）和式（2）。

FLASH ADC 將結(jié)果以溫度碼的形式傳輸給DAC，為方便推導(dǎo)，轉(zhuǎn)換為5 位數(shù)字碼，以F4、F3、F2、F1、F0表示。待DAC 輸出結(jié)果穩(wěn)定后，進(jìn)行第一次比較，根據(jù)電荷守恒可推導(dǎo)出P 端輸出電壓VXP1和N 端輸出電壓VXN1分別為式（3）和式（4）。

其中，VREF為參考電壓，式（3）和式（4）相減得：

根據(jù)比較結(jié)果，決定下一位開關(guān)切換。當(dāng)比較結(jié)果為1 時，下一位N 端電容下極板接VREF，P 端電容下極板接GND；當(dāng)比較結(jié)果為0 時，下一位N 端電容下極板接GND，P 端電容下極板接VREF。

后續(xù)每次開關(guān)切換，DAC 輸出端電壓差為：

其中，k=24-j，j=2,3…9。當(dāng)j-1 位比較結(jié)果為0時，式（6）中±k/128 為減號；當(dāng)j-1 位比較結(jié)果為1 時，式（6）中±k/128 為加號。第j位切換同上所述。

2.2 跨電壓域的動態(tài)比較器設(shè)計

比較器作為ADC 的另一個核心電路，決定了ADC 的分辨率和轉(zhuǎn)換速度等核心參數(shù)[8]。文中設(shè)計了一款高性能跨電壓域的動態(tài)鎖存比較器，該比較器采用三級預(yù)放大器和鎖存級(LATCH)級聯(lián)的結(jié)構(gòu)，結(jié)構(gòu)簡圖如圖3 所示。

比較器第一級預(yù)放采用共源共柵結(jié)構(gòu)，利用其隔離特性，避免比較器影響到DAC 輸出端電壓，同時提高第一級增益。NMOS 管相對于PMOS 管，在比較階段更容易受到遲滯效應(yīng)的影響，導(dǎo)致放大后的電壓下降緩慢，加大了比較出錯的概率，同時PMOS管和NMOS 管相比，擁有更低的閃爍噪聲[9]，因此采用PMOS 管作差分輸入對管。第二、三級預(yù)放采用電阻做負(fù)載的傳統(tǒng)運放結(jié)構(gòu)，電路圖如圖4 所示。

圖4 預(yù)放大級框圖

該設(shè)計FLASH-SAR ADC的參考電壓為2.5 V，根據(jù)2.2 節(jié)，可求得DAC 輸出電壓范圍為1.18～1.33 V，因此預(yù)放大級采用3.3 V 器件設(shè)計，用3.3 V 模擬電壓供電，留有足夠的裕度，確保MOS 管在不同情況下均能工作在飽和區(qū)。經(jīng)過三級預(yù)放大后，LATCH級輸入電壓小于1.2 V，且預(yù)放大級和LATCH 級通過電容耦合連接，預(yù)放大級直流輸出不會影響LATCH級，因此LATCH 設(shè)計時選用1.2 V 的器件，用1.2 V數(shù)字電源供電，在1.2 V 電壓域完成比較過程，同時SAR 控制邏輯也采用1.2 V 數(shù)字電源，所以比較器可以和SAR 控制邏輯銜接，不需要額外降壓處理。LATCH 級電路如圖5 所示。

圖5 LATCH級電路圖

該設(shè)計采用輸出失調(diào)存儲(Output Offset Storage,OOS)技術(shù)[10]，在預(yù)放輸出端增加電容，消除比較器失調(diào)電壓。為將校準(zhǔn)效果最大化，分別對三級預(yù)放進(jìn)行失調(diào)校準(zhǔn)，如圖3所示。開關(guān)的控制時序如圖6所示。

2.3 數(shù)字邏輯及編碼

數(shù)字邏輯電路是整個ADC 的控制核心，負(fù)責(zé)寄存比較器結(jié)果，控制DAC 開關(guān)切換，以及輸出編碼等工作[11]。核心模塊SAR 控制邏輯電路由一排移位寄存器產(chǎn)生移位時鐘控制數(shù)據(jù)寄存器來寄存比較結(jié)果，并把結(jié)果傳輸給DAC，控制DAC 的開關(guān)切換。同時增加一組寄存器，由移位寄存器產(chǎn)生的時鐘控制，依次產(chǎn)生DAC 中低位部分VCM 的控制時序。

根據(jù)2.2 節(jié)所述，F(xiàn)LASH ADC 輸出數(shù)字碼為F4、F3、F2、F1、F0；SAR ADC 輸出9 位碼，記為S8-S0，其中包含一位冗余位。由于低位采用差分結(jié)構(gòu)，根據(jù)SAR ADC 每次轉(zhuǎn)換的數(shù)字碼來判斷后續(xù)數(shù)字碼在FLASH ADC 輸出的基礎(chǔ)上需要加還是減，冗余位數(shù)字碼和權(quán)重相同位對應(yīng)相加[12]。最終所有數(shù)字碼處理如圖7 所示，其中，A1、A0 為符號位，00 表示正常轉(zhuǎn)換，01 表示ADC 上溢，11 表示ADC 下溢。

3 仿真結(jié)果與性能比較

3.1 比較器仿真結(jié)果

該12 位單端結(jié)構(gòu)FLASH-SAR ADC 的LSB 為610 μV。為滿足ADC 精度需求，比較器至少需要比較出0.5 LSB 大小的電壓，即305 μV。一般情況下，LATCH 比較器的失調(diào)電壓可以達(dá)到10 mV 以上，前置放大級需要將最小識別電壓放大到比LATCH 的失調(diào)電壓更大的程度，這樣比較時才不會出錯，因此假設(shè)比較器預(yù)放大級能夠?qū)?.5 LSB 電壓放大到30 mV，此時預(yù)放大級需要的增益為：

比較器每次轉(zhuǎn)換的時鐘周期為13 ns，假設(shè)一半時間用于比較，即t0=6.5 ns。在估算情況下，可以把多級級聯(lián)結(jié)構(gòu)的預(yù)放大級視為特征常數(shù)為τ的一個單極點系統(tǒng)。如果設(shè)t0=2τ，此時預(yù)放大級能建立到總增益的(1-e-2)≈86%，足以滿足LATCH 級的輸入要求[13]，總的預(yù)放大級帶寬按式（8）進(jìn)行估算：

利用Cadence 平臺進(jìn)行AC 交流小信號仿真，結(jié)果如圖8 所示，由仿真結(jié)果可知，預(yù)放大級增益可以達(dá)到48.4 dB，-3 dB 帶寬可以達(dá)到89.3 MHz，完全滿足指標(biāo)要求。

圖8 比較器增益

對比較器整體功能進(jìn)行仿真，按照FLASHSAR ADC 設(shè)計要求，將比較器的時鐘頻率設(shè)置為82.5 MHz，結(jié)果如圖9 所示，比較器可以根據(jù)輸入端壓差的變化，進(jìn)行正確的翻轉(zhuǎn)，說明比較器可以正常工作，且滿足12 位單端ADC 的精度以及速度要求。

圖9 比較器功能仿真結(jié)果

3.2 FLASH-SAR ADC仿真結(jié)果

FLASH-SAR ADC 基于55 nm CMOS 工藝進(jìn)行布局規(guī)劃和模塊設(shè)計，優(yōu)化后的版圖如圖10 所示，版圖有效面積為0.53 mm×0.5 mm。

圖10 FLASH-SAR ADC版圖

利用Cadence 平臺對電路進(jìn)行仿真，在模擬電源電壓3.3 V、數(shù)字電源電壓1.2 V、采樣率5.5 MS/s、輸入頻率為0.118 MHz、TT 40 ℃工藝角(Process Corner)下進(jìn)行后仿真，將ADC 的輸出結(jié)果經(jīng)過理想DAC 還原后，取512個點進(jìn)行FFT分析，頻譜圖如圖11所示。

圖11 FFT分析結(jié)果

當(dāng)采樣率為5.5 MS/s時，改變輸入信號頻率，對仿真結(jié)果進(jìn)行頻譜分析，統(tǒng)計結(jié)果如圖12所示?？梢园l(fā)現(xiàn)當(dāng)輸入信號頻率改變時，ADC 的SNR 均能超過71 dB，SFDR 均能超過74 dB，說明ADC 性能良好。

圖12 不同輸入信號頻率仿真結(jié)果

運用PVT(Process Voltage Temperature)測試方法[14]，通過幾種不同組合，在輸入信號頻率為0.118 MHz時，對電路進(jìn)行后仿真，結(jié)果匯總?cè)绫? 所示。在FF工藝角，150 ℃下性能最差，但此時有效位也可以達(dá)到11.768 bit，滿足設(shè)計要求。

表1 PVT仿真結(jié)果

3.3 性能比較

FLASH-SAR ADC 和文獻(xiàn)[15]、文獻(xiàn)[16] 的主要參數(shù)進(jìn)行對比，結(jié)果如表2 所示，該設(shè)計的有效位和其他動態(tài)參數(shù)均優(yōu)于文獻(xiàn)[15]和文獻(xiàn)[16]。

表2 性能對比統(tǒng)計

4 結(jié)束語

文中基于55 nm CMOS 工藝設(shè)計了一款采樣率為5.5 MS/s 的同步FLASH-SAR ADC，提出了一種差分結(jié)構(gòu)和單端結(jié)構(gòu)融合的電容陣列，并進(jìn)行編碼設(shè)計，在保證精度的基礎(chǔ)上提高轉(zhuǎn)換速度，最后完成了整個ADC 的電路設(shè)計以及版圖設(shè)計，并在電壓變化范圍為3.3 V±10%、1.2 V±10%，溫度覆蓋范圍為-55～150 ℃的情況下，進(jìn)行后仿真驗證，結(jié)果表明有效位可以達(dá)到11.82 bit，信噪失真比為73.12 dB，無散雜動態(tài)范圍為80.07 dB，總諧波失真為86.22 dB，說明該FLASH-SAR ADC 具有良好的性能。