譚曉剛，蔡昌恒，高 峯

（貴州航天計量測試技術研究所，貴陽 550009）

0 引言

電磁兼容性（electromagnetic compatibility,EMC）試驗在科研裝備生產中是一項重要的考量因素，電磁傳導是設備電磁兼容性優(yōu)劣的主要判斷標準，EMC 標準中對相關試驗CS114、CS115、CS116 測試要求進行了描述，在此過程中需要信號發(fā)生器產生干擾信號［1-2］。以CS114為例，測試設備需要產生一定頻率范圍的干擾信號，經功率放大器放大后注入受試電纜，通過監(jiān)測受試電纜的感應電流變化，測試電纜束傳導敏感度［3-4］。本文設計的信號發(fā)生器控制核心選用深圳國微SMQ2V3000，支持并行SPI 配置的直接數(shù)字頻率合成（direct digital synthesis,DDS）芯片，大大提升了配置速度，通過上位機設置可輸出不同頻率、不同幅值的連續(xù)波，還可以輸出不同調制頻率、調制度可變的幅度（amplitude,AM）調制和占空比可變的脈沖（pulse,PU）調制信號，其性能滿足了EMC 標準中電磁傳導敏感度測試的需求。

1 設計方案

本文設計的信號發(fā)生器采用FPGA+鎖相環(huán)頻率合成（phase locked loop,PLL）+DDS 技術實現(xiàn)，信號發(fā)生器設計方案如圖1所示，信號發(fā)生器采用硬件系統(tǒng)和控制軟件系統(tǒng)協(xié)同的方式完成，設計方案中PLL 和DDS 芯片輸出由FPGA 配置，提高了使用靈活性，在不同的應用場景下，可通過FPGA修改PLL和DDS芯片配置滿足使用需求。PLL+DDS的組合可以提高輸出信號相噪、雜散等指標。FPGA作為控制核心，晶振信號輸入PLL芯片產生參考信號，DDS芯片輸出目標信號，最后通過信號調理得到滿足條件的輸出信號［5］。

圖1 信號發(fā)生器設計方案

2 硬件電路設計

2.1 參考電路

為保證時鐘信號的頻譜純度，參考電路基于PLL 頻率合成的方式產生高頻、高純度參考信號，為滿足輸出信號帶寬要求，參考電路需為DDS 電路提供4 GHz 的時鐘信號。晶體振蕩器產生100 MHz 信號作為集成VCO 鎖相環(huán)芯片參考，通過FPGA 控制該鎖相環(huán)芯片產生4 GHz信號，經放大滿足時鐘信號輸入電平要求，再經濾波處理后作為DDS 電路的參考時鐘信號輸入［6］。PLL芯片輸出參考信號計算公式如下：

其中：fREF為參考輸入；R為預分頻比；Nint為整數(shù)分頻比；Nfrac為小數(shù)分頻比；m為小數(shù)分頻數(shù)值范圍。

2.2 頻率合成電路

DDS 電路為專用單片集成電路，以參考電路輸出的4 GHz時鐘信號為參考，DDS電路根據(jù)FPGA 控制電路產生的控制字（幅度、頻率、相位）實現(xiàn)頻率、幅度、相位等參數(shù)的控制，輸出1 Hz 小步進射頻信號。DDS 輸出頻率計算公式如下：

其中：fDDS為DDS 輸出頻率，fREF為參考信號頻率，F(xiàn)TW為頻率控制字，N為頻率控制字精度。

2.3 信號調理電路

信號調理電路由低通濾波器、π 網(wǎng)、放大器以及微波開關組成，其中低通濾波器用于濾除泄露的參考時鐘信號，避免參考時鐘信號進入后級電路造成輸出信號失真；π 網(wǎng)用于調節(jié)微波放大器輸入信號功率以保證其工作在線性區(qū)；微波放大器用于將DDS 輸出信號功率放大至所需的量級；微波開關將信號從頻段上分為兩個支路輸出，其中低頻段支路進入后級電路單元，高頻支路直接輸出到外部，作為頻率擴展輸出。

3 FPGA控制軟件設計

控制軟件數(shù)據(jù)流圖如圖2所示，根據(jù)功能將控制軟件系統(tǒng)分為：通信模塊、PLL 模塊、協(xié)議解析模塊、AM調制模塊、PU調制模塊、DDS模塊。其中通信模塊負責與上位機交互，PLL模塊在每次上電時或初始化時進行配置，其它主要模塊的功能及具體實現(xiàn)在下文介紹［7］。

圖2 控制軟件數(shù)據(jù)流圖

3.1 協(xié)議解析模塊

協(xié)議解析模塊是信號發(fā)生器核心，根據(jù)指令指揮系統(tǒng)運行。該模塊主要通過通信模塊收發(fā)指令，完成指令解析和執(zhí)行。本次設計中，上位機可發(fā)送6 個字節(jié)數(shù)據(jù)，首字節(jié)為指令字，末字節(jié)為校驗字，中間4個字節(jié)為數(shù)據(jù)字。上位機通過6個字節(jié)控制信號發(fā)生器初始化、輸出開關、輸出連續(xù)波的功率和頻率，也可設置調制功能并配置調制度和占空比、調制頻率。

3.2 DDDDSS模塊

DDS 模塊根據(jù)協(xié)議解析模塊發(fā)出的使能執(zhí)行初始化信號發(fā)生器、配置頻率和功率功能。初始化功能需要配置DDS 芯片的通用寄存器、功能寄存器以及初始化頻率相位寄存器。輸出信號的頻率和功率配置需要根據(jù)數(shù)據(jù)計算頻率控制字，通過并行SPI配置頻率控制寄存器完成頻率切換，功率配置與頻率配置基本相同。

3.3 調制模塊

調制模塊包括了AM 調制和PU 調制兩個模塊，在調制過程中可通過上位機發(fā)送指令修改載波頻率、調制頻率、調制度和占空比以及峰值，也可以關閉輸出、關閉調制、切換調制方式。

3.3.1 AAMM調制模塊

為產生精度更高的正弦波，AM 調制模塊使用FPGA 中的DDS IP 產生正弦波，根據(jù)正弦波采樣幅值、調制度以及公式（2）計算DDS 幅度控制字，循環(huán)計算刷新DDS 寄存器輸出AM 調制信號。

AM 調制流程如圖3 所示，設計中將FPGA IP 核配置為相位增量值輸入30 bit、輸出幅度值21 bit，根據(jù)調制波頻率和IP 核手冊計算相位增量參數(shù)，產生滿足條件的正弦波。由于產生的正弦波是補碼表示，因此需要將補碼平移并恢復為原碼。最后根據(jù)調制度和平移后的正弦波采樣幅值計算最終正弦信號的幅值，結合DDS芯片的幅值計算公式計算得到幅值控制字，使用SPI 寫入DDS 芯片完成信號輸出。從IP 核產生正弦波到完成DDS 芯片更新，需要至少6 個時鐘周期，為提高輸出精度，在寫入幅度控制字時，開始計算下一幅度控制字，依次循環(huán)不間斷配置輸出AM調制波。

圖3 AM調制流程

3.3.2 PPUU調制模塊

設計使用的DDS 芯片擁有8 對頻率、相位、幅值寄存器組，可通過外部開關切換寄存器組，PU 調制根據(jù)此特點完成設計。即選用一個寄存器組作為信號輸出寄存器組，另一個寄存器組則配置輸出為無輸出的控制字，根據(jù)調制波頻率在兩個寄存器組之間切換完成PU調制。

PU 調制模塊流程如圖4 所示，PU 調制模塊運行時根據(jù)占空比和調制波頻率計算高電平周期和完整周期，采用兩個周期分別計數(shù)高電平周期和完整周期。計時器開啟調制后，使能DDS 引腳切換到有信號輸出的寄存器組，高電平計時器和周期計時器開始計時，當高電平周期完成后，切換到無輸出的寄存器組。

圖4 PU調制流程

4 結果測試

根據(jù)設計方案，經制版加工、焊接后的信號發(fā)生器印制電路板如圖5所示。

圖5 信號發(fā)生器印制電路板

圖6 所示為1 GHz 頻點輸出頻譜儀顯示結果。

圖6 輸出端1 GHz、1 dBm輸出

圖7、圖8 所示為載波100 MHz 時不同調制狀態(tài)的AM 調制和PU 調制波形。結果表明設計的信號發(fā)生器AM調制波頻率最高可達100 kHz，調制度設置范圍10%～100%；PU 調制波頻率最高可達200 kHz，占空比設置范圍10%～99%。

圖7 AM調制波形

5 結語

本文設計了一款基于“FPGA+PLL+DDS”技術的國產器件信號發(fā)生器，使用FPGA作為核心控制器，通過PLL+DDS 的技術得到超帶寬、高精度、多功能的激勵源，輸出頻率范圍5 kHz～1 GHz，頻率分辨率達到了1 Hz，實現(xiàn)了一定調制頻率范圍的AM 調制和PU 調制。試驗結果表明，該技術設計的信號發(fā)生器各項性能指標滿足了EMC 試驗的需求，目前該信號發(fā)生器已應用到研制的EMC測試設備中并通過項目驗收。