朱琪，黃登華，陳彥杰，劉蕓含，常紅

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214035）

1 引言

高壓（HV）集成電路在新能源汽車電子、工業(yè)控制、開關(guān)電源、電源管理產(chǎn)品以及電機驅(qū)動等領(lǐng)域發(fā)揮了關(guān)鍵作用。靜電放電（ESD）已成為評估產(chǎn)品性能的一項重要的可靠性指標，ESD 脈沖對芯片放電會產(chǎn)生瞬間大電流和瞬間高電壓，如果無法及時泄放，大電流會使內(nèi)部器件PN 結(jié)熱損毀，金屬熔斷；高電壓會使絕緣層擊穿漏電，最后導致內(nèi)部的器件及整個電路永久性損傷，還會影響到關(guān)鍵器件的性能和電路的功能。絕緣體上硅（SOI）與體硅技術(shù)相比具有寄生效應(yīng)相對較小、功耗低、耐高溫、無閂鎖等一系列優(yōu)勢，所以在集成電路設(shè)計中會被優(yōu)先考慮[1]。SOI CMOS 工藝在工藝制程中采用全介質(zhì)隔離技術(shù)，絕緣層使器件在工作時產(chǎn)生的熱量無法及時、均勻散出，限制了ESD 器件的防護能力。文獻[1]的研究結(jié)果表明，深亞微米工藝條件下，體硅工藝的ESD 防護能力比SOI 工藝器件的ESD 防護能力高一倍，ESD 器件防護能力弱已極大地限制了SOI 工藝在一些領(lǐng)域發(fā)揮優(yōu)勢，也成為了一個亟待突破的技術(shù)瓶頸。

本文介紹了一款采用深亞微米SOI 工藝驅(qū)動MOSFET 的控制器芯片，研究、分析了SOI 工藝高壓ESD 器件的特性和工作性能，對端口電壓進行了ESD防護器件的選擇，通過“設(shè)計-測試-改進-試驗”的方法，找到了適合端口的保護結(jié)構(gòu)。

2 深亞微米SOI 工藝高壓器件特性分析

SOI 工藝是一種全介質(zhì)隔離技術(shù)，工藝器件與襯底之間被一道絕緣埋氧層隔離，同時隔離填塞的氧化物是熱絕緣體，當某個功能模塊中的器件工作時，絕緣埋氧層能阻隔器件有源區(qū)產(chǎn)生的熱量，導致熱量無法及時散發(fā)，最終頂層硅膜溫度逐漸升高，這就是SOI工藝器件的自加熱效應(yīng)[2]。自加熱效應(yīng)對ESD 防護器件的可靠性設(shè)計影響很大，熱量不能及時散出還會產(chǎn)生其他破壞，如導致金屬溫度逐漸升高、金屬熔斷和熱擊穿現(xiàn)象。

根據(jù)SOI 的硅膜厚度將器件分為厚膜器件和薄膜器件。對于厚膜SOI 器件，當最大耗盡寬度大于SOI硅膜厚度的2 倍時，稱之為部分耗盡器件；對于薄膜SOI 器件，當最大耗盡寬度小于SOI 硅膜厚度時，稱之為全耗盡器件[3]。SOI 工藝的厚膜器件比薄膜器件具有更大的電流密度，可以相應(yīng)提高電路工作時的帶負載能力及優(yōu)勢。部分采用SOI 工藝的高壓驅(qū)動芯片的硅膜厚度對比如表1 所示，SOI 厚膜工藝已發(fā)展成高壓芯片的首選工藝。

表1 部分采用SOI 工藝的高壓驅(qū)動芯片的硅膜厚度對比

埋氧層與襯底隔離，氧化物又是熱絕緣體，設(shè)計時需考慮自加熱效應(yīng)帶來的不良影響，因此本文采用頂層硅厚度為3.5 μm、埋氧層厚度為1 μm 的薄埋氧層SOI 材料。

3 高壓ESD 防護器件的特點

高壓靜電的防護原理與低壓靜電的防護原理是一樣的，都是利用低阻抗的泄放通路將靜電放電時產(chǎn)生的瞬間大電流及時泄放，同時靜電放電的電流或電壓自然地降低至擊穿點以下。

典型的ESD 保護器件I-V特性曲線如圖1 所示，當在PAD 上加ESD 正向脈沖時，高靜電電壓加在漏結(jié)上，該結(jié)與襯底發(fā)生反偏，器件進入高阻抗狀態(tài)，直到發(fā)生雪崩擊穿，雪崩擊穿電壓為Vbd，在圖1 中對應(yīng)一次擊穿電壓Vt1并產(chǎn)生ESD 電流It1。所以器件在高壓工作狀態(tài)下，需要同時考慮電路內(nèi)部的高壓器件和外圍的高壓ESD 器件。內(nèi)部器件的結(jié)擊穿電壓和柵氧擊穿電壓應(yīng)該比外圍控制器件的Vt1、維持電壓Vh以及ESD 保護器件的Vt1大，這樣內(nèi)部電路就可以更有效地被保護；而工作電壓VDD應(yīng)該比Vh小，此時Vh是一個較低且安全的電壓點，這時維持電流Ih也在較低的電流點，防止產(chǎn)生閂鎖效應(yīng)，在ESD 事件發(fā)生時，以保證器件具有好的穩(wěn)健性。當電流繼續(xù)上升，在漏端附近產(chǎn)生局部“熱點”，流過器件漏端的電流密度過大，就會造成不可恢復性熱擊穿，熱擊穿對應(yīng)圖1 中的二次擊穿電壓Vt2，It2為失效電流。低壓器件和高壓器件的特性曲線如圖2 所示，Vds為源漏電壓，Ids為源漏電流，高壓器件的ESD 保護窗口由高壓器件的安全工作區(qū)域（SOA）特性曲線限定，其有很強的快速電壓折回特性，且明顯被壓縮了。因此，在ESD 脈沖條件下，窗口上限和下限是應(yīng)力條件的強函數(shù)。

圖1 典型的ESD 保護器件I-V 特性曲線

圖2 低壓器件和高壓器件的特性曲線

4 SOI 工藝高壓ESD 器件防護設(shè)計

高壓ESD 器件設(shè)計時通常會選用高壓二極管、高壓三極管、 高壓MOS、SCR （Silicon Controlled Rectifier）等。高壓二極管利用二極管的單向?qū)ㄐ裕湓O(shè)計簡單，開啟速度快，沒有電壓折回現(xiàn)象，容易滿足Vt1大于VDD的條件，但二極管的反向穩(wěn)健性極低，不能作為高壓ESD 防護器件使用。高壓工藝中的高壓MOS 管也是高壓靜電防護設(shè)計中常用的器件，但高壓NMOS 的ESD 性能是由寄生NPN 決定的，表現(xiàn)出典型的深度電壓折回特性，伴隨寄生NPN 的非均勻觸發(fā)，容易引起器件損傷或失效。高壓三極管一般分為NPN 管和PNP 管2 大類，而NPN 管和PNP 管的電壓也是有規(guī)律的（處于放大狀態(tài)時），當NPN 管的集電極（C）電壓VC、基極（B）電壓VB和發(fā)射極（E）電壓VE滿足VC＞VB＞VE時，發(fā)射極電位最低，集電極電位最高；當PNP 管滿足VE＞VB＞VC時，集電極電位最低，發(fā)射極電位最高。三極管可以看作2 個PN 結(jié)，NPN 管要導通則需要2 個PN 結(jié)處于正偏電壓，NPN 是用基極-發(fā)射極的電流IB控制集電極-發(fā)射極的電流IC，E 極電位最低，且正常放大時通常C 極電位最高，即VC＞VB＞VE，所以電流的流向是由C 極流向E 極。B 極是控制腳，B極的電流流向E 極。PNP 是用發(fā)射極-基極的電流IB控制發(fā)射極-集電極的電流IC，E 極電位最高，且正常放大時通常C 極電位最低，即VE＞VB＞VC，所以電流的流向是由E 極流向C 極。B 極是控制腳，E 極的電流流向B 極。當靜電放電時，NPN 管是電壓折回型器件，而NPN 管的β 系數(shù)比PNP 管大很多，PNP 管基本沒有快折回功能。高壓NPN 管觸發(fā)電壓高，維持電壓也高，且電壓越大，失效電流越低，穩(wěn)健性越弱。

本文設(shè)計的一款驅(qū)動MOSFET 的控制器電路，其端口最高工作電壓為115 V，根據(jù)端口工作電壓，采用工藝推薦的開放式基極堆疊三極管結(jié)構(gòu)作為ESD 防護結(jié)構(gòu)，該低壓橫向PNP 晶體管結(jié)構(gòu)具有PNP 管的放大原理和弱折回特性，同時開放式基極堆疊結(jié)構(gòu)具有對稱的夾鉗行為且有強的抗閂鎖性能。

高壓端口ESD 防護器件采用堆疊三極管設(shè)計，根據(jù)端口最高工作電壓選取了N級級聯(lián)結(jié)構(gòu)（根據(jù)工作電壓推算），堆疊三極管塊狀布局如圖3 所示，其由多個金屬層并聯(lián)構(gòu)成，以提供高電流能力和低串聯(lián)電阻。

圖3 堆疊三極管塊狀布局

5 全芯片ESD 防護網(wǎng)絡(luò)布局設(shè)計

根據(jù)代工廠對全芯片ESD 防護網(wǎng)絡(luò)的分析，要求VDD 總線和GND 總線的金屬寬度至少為50 μm，以減小總線的寄生電阻。從I/O 端口到VDD/GND ESD泄放路徑等效電阻不應(yīng)超過3 Ω。如金屬的單位電阻為100 mΩ/□，金屬寬度為50 μm，則VDD/GND 到I/O 端口的總線距離限制為1 500 μm，如果超過限定，應(yīng)在滿足尺寸要求的情況下適當增加ESD 防護器件，以進一步降低ESD 泄放路徑的等效電阻。

6 試驗測試結(jié)果與分析

用本設(shè)計的電路進行標準流程人體模型（HBM）ESD 測試，第一次共測試3 顆芯片，ESD 起始電壓為2 kV，步進電壓為500 V。3 顆芯片在打擊試驗前經(jīng)測試驗證，功能正常，性能指標符合要求。經(jīng)ESD 打擊試驗后，各端口ESD 電壓超過500 V 時損壞。隨后又選取3 顆芯片進行打擊試驗，ESD 起始電壓為500 V，步進電壓為100 V。各端口ESD 電壓超過400 V 時就會隨機損壞，ESD 電壓未達到HBM 2 000 V 的要求。

6.1 ESD 器件失效分析

該電路開蓋后經(jīng)過光學顯微鏡（OM）、微顯微鏡（EMMI）定位分析，圖像如圖4、5 所示，再對該電路進行打擊傳輸線路脈沖（TLP）曲線分析，如圖6 所示。待測器件（DUT）在短時間的脈沖波形下進行電壓和電流特性的測量，圖6 中VDUT和IDUT分別為待測器件的電壓和電流，ILeakage為漏電流。通過TLP 曲線鎖定到ESD 失效是因為高壓端口ESD 器件損壞或未起作用，導致高壓和大電流灌入內(nèi)部電路，引起器件擊穿燒毀。端口ESD 器件采用N級級聯(lián)三極管結(jié)構(gòu)，TLP 曲線工作在SOA 內(nèi)，因此曲線正確，但ESD 的Vt1為127 V，Vh為116 V，高于內(nèi)部100 V 高壓器件的擊穿電壓VB（≥110 V）。同時，硅膜厚度是SOI 工藝設(shè)計的一個關(guān)鍵參數(shù)[5]，在相同的功耗下，隨著硅膜厚度的減小，散熱能力下降，SOI 工藝散熱性不如體硅，導致大量熱量積累在P 阱中[6]，存在風險。

圖4 OM 試驗定位圖

圖5 EMMI 試驗定位圖

圖6 N 級級聯(lián)三極管TLP 曲線

6.2 全芯片ESD 防護網(wǎng)絡(luò)布局分析

對該電路進行全芯片ESD 防護網(wǎng)絡(luò)布局分析，發(fā)現(xiàn)2 點問題：1）版圖設(shè)計時GND 地線沒有形成完整的環(huán)路，打擊ESD 時沒有形成完整的低阻電流泄放通路[7]；2）GND 線寬不夠，寬度僅為30 μm，有些地方小于30 μm，鋁線太細導致寄生電阻太大，承受不住打擊試驗時產(chǎn)生的瞬間大電流。

通過以上的分析對版圖進行改版設(shè)計，端口ESD器件采用N-1 級級聯(lián)三極管結(jié)構(gòu)，通過聚焦離子束（FIB）試驗，把最后一級級聯(lián)三極管短接到GND，并利用短接并聯(lián)鋁線作為ESD 接地總線，使得該ESD 器件接地鋁線更粗，寄生電阻更小。經(jīng)過TLP 測試將ESD 器件的擊穿電壓降低至105～107V，Vt1降為118 V，Vh降為109 V。設(shè)計連接全芯片各端口形成完整的泄放環(huán)路，增加各端口高壓ESD 器件接GND 鋁線的寬度，最細的鋁線為120 μm，最寬的鋁線達180 μm。最后對3 只改版流片后的電路進行HBM ESD 測試，ESD 改版前、后的測試結(jié)果如表2 所示，電路通過HBM ESD 4 000 V 的要求。

表2 ESD 改版前、后的測試結(jié)果

6.3 設(shè)計結(jié)構(gòu)測試分析

對本設(shè)計的驅(qū)動MOSFET 的控制器電路與一款采用同類設(shè)計的HBM ESD 電機驅(qū)動電路的測試結(jié)果進行比較，結(jié)果如表3 所示。

表3 2 款驅(qū)動電路ESD 測試結(jié)果對比

2 款電路的高壓端口都采用了0.18 μm SOI 高壓ESD 器件防護設(shè)計，由于電機驅(qū)動電路設(shè)計時面積布局的限制，部分端口接GND 的鋁線寬度只有30 μm左右，ESD 泄放通路中鋁線寄生電阻偏大。通過對比發(fā)現(xiàn)，采用本設(shè)計結(jié)構(gòu)的0.18 μm SOI 工藝可以滿足高壓端口的ESD 防護要求，同時通過減小ESD 泄放路徑的寄生電阻，合理布局ESD 器件，能進一步提升HBM ESD 的測試結(jié)果。

7 結(jié)論

深亞微米SOI 工藝高壓ESD 器件設(shè)計時需要從工藝、器件、可靠性等方面考慮很多問題。本文通過測試試驗分析出高壓ESD 器件適合端口的擊穿電壓和觸發(fā)電壓，并通過增加GND 鋁線寬度來降低寄生電阻。流片試驗結(jié)果表明，采用開放式基極堆疊三極管結(jié)構(gòu)作為高壓ESD 器件防護結(jié)構(gòu)時，需要考慮端口工作電壓與ESD 器件觸發(fā)電壓的匹配性，還要提供完整的低阻電流泄放通路。

該驅(qū)動MOSFET 的控制器電路采用ESD 結(jié)構(gòu)，在110 V 電源下，通過了4 000 V HBM ESD 測試。電路內(nèi)部高壓器件沒有發(fā)生擊穿漏電現(xiàn)象，產(chǎn)品工作穩(wěn)定、性能可靠，并且整體性能良好，有效提升了SOI 工藝高壓ESD 器件防護穩(wěn)健性弱的問題。