張立寧 胡偉晨 王新安 崔小樂*②

①(北京大學深圳研究生院集成微系統(tǒng)重點實驗室 深圳 518055)

②(鵬城實驗室 深圳 518055)

1 引言

隨著信息技術行業(yè)的高速發(fā)展，電子設備的功能日益復雜，對電路集成度的需求逐漸提升，集成電路(Integrated Circuit, IC)設計成本也會升高。為了解決這些問題，基于知識產權(Intellectual Property, IP)復用的設計方法越來越多地被IC設計公司使用。芯片設計者只需修改IP核模塊中的部分參數即可將其重復應用于大型電路設計中，從而大大降低了設計周期和設計成本。然而，基于IP核復用的設計方法也導致行業(yè)中出現(xiàn)了一些侵權行為，例如IP盜用、偽造等。為了解決IP核的版權問題，業(yè)界提出了硬件偽裝、水印、指紋、邏輯鎖等硬件保護方案。通過在普通的電路模塊中嵌入僅設計者可知的水印、指紋等硬件模塊，當IP核遭到盜版時，IP設計者可以通過提取其中的水印和指紋信息來證明其原始版權。多功能電路是實現(xiàn)硬件水印、指紋、邏輯鎖的有效方法，因為它們可以在保留電路模塊原始功能的同時擴展新的功能，使硬件保護方案更加靈活。

傳統(tǒng)的多功能電路是通過開關或多路選擇器在多個獨立的常規(guī)子電路之間進行選擇來實現(xiàn)的，往往帶來較大的面積開銷。2001年，Stoica等人[1]提出了多態(tài)電子學，通過在同一個電路結構中嵌入兩個或更多的內置功能，實現(xiàn)利用如溫度、電源電壓、外部控制電壓等外部信號來完成不同邏輯功能的切換。與傳統(tǒng)可重構電路相比，多態(tài)電路無需通過改變和重新配置電路結構即可改變電路功能。在實現(xiàn)相同功能的情況下，多態(tài)電路使用的器件更少，具有更緊湊的電路結構和更小的面積開銷。目前，多態(tài)電路在電路自測試[2]、自適應電路系統(tǒng)[3]等許多領域都有所應用。

2008年，Ruzicka等人[2]基于AMIS 0.7μm CMOS工藝設計出電源電壓控制的多態(tài)門。同年Starecek等人[4]提出了外部信號電壓控制的多態(tài)門。2016年，Suarez等人[5]提出了一系列基于控制信號電壓的多態(tài)門，包括NOR/AND門、OR/NAND門等。2018年，Wang等人[6]基于SMIC 130 nm CMOS工藝，提出了一系列基于溫度控制的多態(tài)門。同年Nevoral等人[7]利用進化算法和Hspice仿真工具，基于45 nm CMOS工藝，生成了基于控制信號電壓控制的完整的兩功能多態(tài)門庫。這些基于CMOS器件設計的多態(tài)電路的結構往往也比較復雜。新型器件，如雙極器件、納米電子結構和阻變存儲器(Resistive Random Access Memory,RRAM)在設計多態(tài)電路方面的潛力也被研究人員廣泛探索。2014年，Bi等人[8]提出使用具有雙極性的硅納米線場效應晶體管(SiNW FET)器件來設計多態(tài)門。2017年，Parveen等人[9]提出了使用5端口多層磁性疇壁運動(Domain Wall Motion, DWM)器件實現(xiàn)可重構的兩輸入全功能數字邏輯門。2018年，Rezaei等人[10]提出通過改變電路中RRAM的電阻值來調整多態(tài)門的功能。同年，Macha等人[11]提出利用納米金屬線間的確定性串擾實現(xiàn)多態(tài)門。2022年，Macha等人[12]提出了一種基于串擾 (CrossTalk,CT) 計算的新型多態(tài)電路設計方法。2023年，Karempudi等人[13]提出基于電光效應的多態(tài)邏輯門，可以用于高速可重構計算電路中。

鐵電場效應晶體管(Ferroelectric Field-Effect Transistor, FeFET)是一種被廣泛研究的兼具存儲和計算功能的新型器件，文獻[14]提出一種基于FeFET的新型存儲器單元設計，該設計可以在不同的操作模式下實現(xiàn)高性能的存儲和計算功能。FeFET近些年也常被當作神經網絡的突觸用于存內計算中。例如文獻[15]就提出一種基于FeFET的1T1R陣列的模擬內存計算方法，用于邊緣人工智能應用。文獻[16]提出了鐵電電容的動態(tài)緊湊模型。鐵電材料具有獨特的鐵電性質，可以在外加電場作用下改變其晶格結構和電荷分布狀態(tài)，從而實現(xiàn)電阻、電容等電學特性的可控調節(jié)。此外鐵電材料的極化強度和介電常數也會受到溫度的影響。當溫度高于某一臨界溫度時，晶體的鐵電性會消失。因此有學者提出可以將FeFET作為電路的基本單元來設計多態(tài)門，但目前還沒有通用的設計方法以及較豐富的具體設計實例。因此本文將FeFET這一新器件用于多態(tài)電路的實現(xiàn)中，并基于文獻[16]提出的模型發(fā)展出一套基于免疫算法設計的完整的FeFET多態(tài)門的算法和流程。

2 背景知識

2.1 鐵電場效應晶體管FeFET

FeFET的基本結構和傳統(tǒng)的MOSFET類似，包括源極、漏極、柵極等部分。其柵極處覆蓋了一層鐵電材料薄膜，可以通過調節(jié)鐵電材料的極化方向來改變柵極處的電勢分布，從而控制電流的流動。它具有低功耗、非易失性、快速響應、高密度、可重復寫入、抗輻射性等優(yōu)點。FeFET的結構與MOSFET很相似，也可以用于邏輯計算。在其柵端施加不同幅值或寬度的脈沖電壓可以實現(xiàn)對FeFET電導的調節(jié)。這一特性與多態(tài)電路的器件對于電壓的依賴性這一底層原理較為契合，因此本文選擇FeFET這一新器件作為多態(tài)電路的基本單元進行研究。

2.2 免疫算法

免疫算法是一種基于人類免疫系統(tǒng)原理的計算方法，其核心思想是通過模擬人類免疫系統(tǒng)中抗體、克隆、選擇和進化等基本機制來進行計算，具有自適應性、多樣性、局部搜索能力強以及適應于多種問題的特點。它是一種全局優(yōu)化算法，主要用于求解復雜的多目標優(yōu)化問題，例如文獻[17]提出基于免疫算法的多目標優(yōu)化方法，該方法能夠有效地處理具有許多決策變量和目標函數的復雜問題。

數字邏輯電路的傳統(tǒng)設計方法在多態(tài)電路的設計上會受到限制。首先，多態(tài)電路和傳統(tǒng)數字電路對一些參數的考量不同，例如溫度的變化在傳統(tǒng)數字電路設計中通常會被忽略，而在多態(tài)電路的設計中，溫度可能會是一個重要的控制信號。其次，多態(tài)電路內部器件單元間的拓撲結構和單元尺寸參數與傳統(tǒng)數字電路中規(guī)律性的參數有很大區(qū)別，通常很難靠人工設計，因此需要采取其他設計方法生成多態(tài)電路。由于多態(tài)電路的設計可以在沒有設計規(guī)則的情況下進行，只需要對生成的電路進行評估和排序，若電路滿足需求即可視作設計成功。這種特性使得多態(tài)電路生成的問題非常適合進化算法。遺傳算法是進化算法中常用的一種，算法的基本思想與進化算法一致，常用來解決實際問題的最優(yōu)解問題，以往的多態(tài)門通常是由遺傳算法得到的。免疫算法和遺傳算法都是基于生物學的啟發(fā)式優(yōu)化算法，它相較于遺傳算法具有處理多峰優(yōu)化問題更為有效、抗噪聲能力更強、搜索速度更快以及可以更好地處理離散問題等優(yōu)勢。由于FeFET之前并沒有應用于多態(tài)電路的設計中，缺乏一些先驗條件，為了避免算法陷入局部最優(yōu)從而無法得到我們想要的多態(tài)門，我們選擇免疫算法這樣一種全局尋優(yōu)能力更強的算法作為FeFET多態(tài)門的設計算法。

3 適用于FeFET多態(tài)門設計的免疫算法

3.1 設計目標和編碼方式

在使用免疫算法解決實際問題之前，需要確定算法的設計目標。針對多態(tài)門設計這個實際問題，算法的設計目標即為設計出滿足要求的數字邏輯功能的電路結構，如AND/OR多態(tài)門或XOR/NOR多態(tài)門等。此外，還可以考慮包括電路中使用的器件和工藝、結構中包含的器件數量等其他要求。然后，需要將實際問題中的信息與免疫算法能夠處理的字符串對應起來，這個對應的過程稱為編碼。在免疫算法中，選擇適當的編碼方式非常重要，可以更方便地表示實際問題的信息。

為了設計FeFET多態(tài)門，每個電路結構應當被編碼以包含源極、漏極和柵極的連接關系以及溝道的長度和寬度，這些信息可以分為電路拓撲結構和器件參數兩個方面。本文采用浮點編碼方式進行FeFET多態(tài)門的編碼。在這種編碼方式下，對于一個完整的電路拓撲結構，每個端口都會與另一個或多個端口連接。如圖1(a)所示，為了簡化表示，將每個端口編號，并使用數組來存儲端口之間的連接關系。具體地，對于所有FeFET器件的源極、漏極、柵極以及輸入端、輸出端、電源端、接地端和控制電壓端(如果是外部控制條件下的多態(tài)門)，依次進行編號，并建立一個數組，其大小為Fe-FET器件數量的3倍。通過數組的索引值和存儲值的對應關系，可以表示電路中端口與端口之間的連接關系，例如，數組的索引1位置上存儲的數字為12，這代表編號1對應的端口連接到編號12對應的端口上。這樣，電路拓撲結構中各個端口的連接關系就被編碼完成了。為了提高效率，方便表達，本文對于器件參數部分為每個晶體管的溝道寬度、長度指定特定的取值范圍，使這些參數只能選取有限的分立取值，即特定工藝條件下最小尺寸的整數倍。如圖1(b)所示，建立這些分立取值與有限整數集合間的一一映射關系，可實現(xiàn)尺寸基因的整數編碼。最后將電路拓撲結構和器件參數編碼的字符串連在一起便是完整的抗體編碼。

圖1 FeFET多態(tài)門編碼方式

3.2 初始群體生成方式

免疫算法的初始群體生成是其成功應用的重要因素之一，通常有兩種主要的初始群體生成方式。第1種是隨機生成法，即通過完全隨機的方式生成一組字符串作為初始群體。這種方式不需要對初始群體施加太多的限制條件，也無需獲取先驗結果，但是由于具有一定的隨機性，可能會導致需要進化很多代才能出現(xiàn)滿足設計要求的個體。另一種是通過一些先驗結果來設置初始群體生成的限制條件，從而獲得較小的解空間來搜索得到初始群體。這種方式得到的初始群體能夠更好地滿足設計目標的要求，從而提高算法的收斂性，但是也可能導致算法運行過程中易于陷入局部最優(yōu)。對于FeFET多態(tài)門設計，由于缺乏先驗條件，目前采用隨機生成法作為初始群體的生成方式。但是，在實驗基礎逐漸積累的情況下，可以通過一些先驗結果來對初始群體的生成方式進行改進，提高算法的收斂性和效率。

3.3 親和度函數

親和度(affinity)是免疫細胞與抗原之間相互作用的強度，可以用來衡量個體(如電路結構)與目標之間的匹配程度。在免疫算法中，通過親和度函數來計算個體與設計目標之間的匹配程度。在FeFET多態(tài)門設計中，通過不同控制條件下的輸入輸出真值表來表示控制條件與數字邏輯功能之間的對應關系，并使用親和度評價生成數字電路結構，以實現(xiàn)在不同控制條件下具有不同數字邏輯功能的電路結構。數字電路的契合程度可以通過其滿足預期數字邏輯功能的程度來表示。對于一個n輸入的數字邏輯門，每個數字邏輯功能包含2n個輸入輸出組合。為了滿足設計目標中的m個數字邏輯功能，算法生成的多態(tài)門需要在m個不同的控制條件下，都有2n個輸入輸出組合與數字邏輯功能的真值表對應。因此，親和度函數被設置與待選個體的真值表與設計目標的真值表在不同控制條件下的漢明距離之和相關聯(lián)。親和度函數如式(1)所示，數值越大代表個體與預期設計目標之間的契合程度越高

其中，fi為設計目標在控制條件為i時的真值表，為此待選個體在控制條件為i時的真值表。

3.4 計算抗體濃度和激勵度

抗體濃度(density)是一個解與集合中其他所有的解當中距離比較近(或者說比較相似)的解的個數，再除以集合中解的總數，如式(2)所示

其中，N為種群規(guī)模，S(abi,abj)表示抗體間的相似度，可由式(3)表示

其中，a bi是 種群中的第i個 抗體，δs為相似度閾值，aff′(abi,abj)是 抗體i和 抗體j的親和度，要注意區(qū)分這里的親和度是抗體與抗體之間的，而前面的親和度是抗原與抗體之間的。本文使用浮點數編碼的方式，因此可通過抗體向量之間的歐氏距離來計算抗體間的親和度，公式如式(4)所示

其 中， a bi,k和a bj,k分 別 為 抗 體i的 第k位 和 抗 體j的第k位；L為抗體編碼長度。

抗體激勵度是對抗體質量的最終評價結果，需要綜合考慮抗體親和度和抗體濃度。親和度值大、濃度低的抗體會得到較大的激勵度。公式如式(5)所示

其中， a,b 為常數，可以根據實際需要進行調整。一個解的激勵度越大，那么就越優(yōu)先選。

3.5 免疫操作

免疫處理包括免疫選擇、克隆、變異和克隆抑制。具體內容如下：

(1) 免疫選擇會根據抗體的激勵度確定選擇哪些抗體進入克隆選擇操作，本文通過激勵度函數值對抗體進行排序，然后根據排序結果選擇一定比例的抗體進行克隆操作。

(2) 克隆操作會根據免疫選擇的排序選擇優(yōu)秀的抗體復制一定次數，產生一批新的抗體。克隆的過程中，需要設置復制因子，即每個優(yōu)秀抗體被復制的次數。核心思想是基于優(yōu)秀抗體的多次復制，以提高種群中優(yōu)秀抗體的數量，并通過后續(xù)的進化過程來進一步優(yōu)化解的質量。

(3) 變異操作對克隆得到的抗體進行變異以產生新的解，從而增加種群的多樣性和搜索范圍。對于FeFET多態(tài)門設計，由于抗體中同時包含電路拓撲結構和電路參數兩部分信息，因此分別對電路拓撲結構部分的染色體和電路參數部分的染色體進行變異操作，以避免染色體不同部分的數據發(fā)生混淆。我們在抗體中隨機選擇某一段并進行隨機修改以生成新的個體，然后將生成的電路拓撲結構部分的染色體與電路參數部分的染色體整合即得到新個體的染色體串。

(4) 克隆抑制用于對經過變異后的克隆體進行再選擇。將克隆操作的源抗體與克隆體經變異算子作用后得到的臨時抗體群共同組成一個集合，抑制親和度高的抗體，保留親和度低的抗體進入新的抗體種群。由于克隆變異操作的源抗體是種群中的優(yōu)質抗體，而克隆抑制操作的臨時抗體集合中又包含了父代的源抗體，因此在免疫操作中隱含了最優(yōu)個體保留機制。

3.6 種群刷新和電路結構檢測

種群刷新用于對免疫操作后新得到的抗體種群進行刷新。對于實際的多態(tài)電路問題，為了保證生成的每個電路拓撲結構都是完整且合理的數字邏輯門，本文對新生成的電路的拓撲結構進行特殊端口、路徑完整性和連接合理性3方面的檢測以進行種群刷新。具體來說，需要檢測輸入端、輸出端、電源端和接地端這些特殊端口是否連接到電路中的器件上，以保證每個特殊端口都連接到電路中；檢測電路中的器件的每一個端口是否連接到電路中的其他端口上，以保證不存在懸空節(jié)點和連接不合理的情況；檢測每個電路器件的所有端口是否同時連接到同一個端口上，以及是否全部連接到特殊端口上，以確保每個電路器件都正常連接到電路中。通過這些檢測條件可以保證每個新生成的電路結構都是完整且合理的數字邏輯門，從而提高算法的效率和準確性。

3.7 用于多態(tài)電路設計的免疫算法流程

基于以上改進，使用C++語言和Hspice仿真工具實現(xiàn)了可以用于設計FeFET多態(tài)門的免疫算法。算法的基本流程如圖2所示。與一般的免疫算法流程相比，區(qū)別主要在于加入了電路模擬仿真和仿真數據提取過程，該過程利用Hspice仿真工具操作完成，其余步驟均為C++語言運行。

圖2 適用于FeFET多態(tài)門設計的免疫算法流程

基于以上實現(xiàn)的FeFET多態(tài)門設計算法的偽代碼如算法1所示。算法的主要運行步驟如下：

算法1 用于FeFET多態(tài)門設計的免疫算法

(1) 設置每個父代生成子代的數量、群體數量最大值、進化代數的最大值、預期目標在不同控制條件下的輸入輸出真值表、較寬松的親和度閾值、相似度閾值、變異率、克隆個數等算法初始參數。設置預期的FeFET器件個數和實現(xiàn)功能切換的控制條件等多態(tài)門初始參數。

(2) 將這些數字邏輯門的拓撲結構和電路參數進行編碼，生成初始群體的抗體作為第1代父代。

(3) 在不同控制條件下，通過Hspice軟件對當前父代的所有待選電路網表進行仿真。通過Hspice的仿真結果提取每個電路網表在不同控制條件下的輸出電壓值，并判斷得到輸入輸出真值表。

(4) 計算當前群體中的每個個體的親和度。

(5) 計算抗體濃度和激勵度。

(6) 進行免疫處理，包括免疫選擇、克隆、變異和克隆抑制，之后生成新一代抗體。

(7) 通過電路結構檢測的方式進行種群刷新。

(8) 判斷是否達到算法停止條件。若已達到，則結束算法，并保留當前幸存?zhèn)€體集合作為輸出結果；若仍未達到，則重復步驟(3)～(8)，直到達到算法停止條件。

4 FeFET多態(tài)門設計實例

在0.13 μm CMOS工藝和鐵電電容模型下，以生成NAND/XOR門為例說明改進后的免疫算法的具體實驗過程。該算法旨在生成一個FeFET多態(tài)門，該門能夠在不同的溫度下切換其實現(xiàn)的功能，包括NAND邏輯和XOR邏輯。在實驗中，使用了一個包含6個FeFET器件的隨機門電路結構作為初始父代。本文設置了每代群體的個體數量最大值為10 000。在幸存?zhèn)€體數量Num_sur少于20個時，為每個父代生成500個子代；在Num_sur多于20個時，每個父代均攤生成floor(10 000/Num_sur)(floor()表示向下取整)個子代。本文將免疫算法的最大進化代數設為10，將免疫算法的終止條件設置為兩個方面：當進化代數達到最大值10，或者待選電路能夠在兩個環(huán)境下實現(xiàn)NAND邏輯功能和XOR邏輯功能時，算法結束運行。首先通過編碼初始父代的拓撲結構和尺寸信息得到初始父代的抗體群。對群體中的所有抗體進行解碼，得到每個抗體對應的電路的拓撲結構和尺寸信息，并生成對應的Hspice仿真軟件的仿真文件(.sp文件)。調用Hspice仿真軟件，利用Hspice仿真軟件的sweep語句，在一定的范圍內掃描控制條件的值，對每個電路進行仿真，并獲取存儲輸出結果的.lis文件。當控制條件設定為溫度時，設置掃描范圍為–25～150°C，間隔為25°C。由于輸出文件中只能獲取輸出端的具體電壓值，因此還需要利用C++語言讀取結果文件，并將輸出端的電壓值與電源電壓進行比較得到輸出端的邏輯值。結合輸入端和輸出端的邏輯值，分別得到每個電路在不同控制條件下的真值表。將每個電路的全部真值表與預期目標的真值表對比，計算出每個待選電路結構與預期目標之間的漢明距離，繼而得到每個待選抗體的親和度值。然后計算抗體濃度和激勵度，對群體中的抗體進行免疫操作得到新的抗體群。之后對新生成的抗體群進行電路結構檢測，這樣就得到了下一代的抗體群。接著繼續(xù)重復進行以上過程，直到算法運行結束。我們這里使用的硬件平臺參數為：CPU型號：Intel Core i5-9500，頻率：3.00 GHz，內存：16 GB。在這個硬件平臺下對于種群中的1個個體1次迭代的時長約為0.48 s。當設置種群規(guī)模為10 000時，平均迭代次數為9.2次，總運行時長為44 160 s。圖3為生成的溫度控制的NAND/XOR門，此多態(tài)門分別在溫度為0°C和75°C下實現(xiàn)NAND和XOR邏輯功能。

圖3 溫度控制的NAND/XOR多態(tài)門(0/75°C)的電路圖和仿真波形圖

同理，設置控制條件為電源電壓，利用Hspice仿真軟件在1.2 ～3.3 V電壓范圍內以0.3 V為間隔掃描。利用FeFET多態(tài)門設計算法運行得到AND/XNOR門如圖4所示，此多態(tài)門分別在電源電壓為1.5 V和2.1 V電壓下實現(xiàn)AND邏輯功能和XNOR邏輯功能。設置控制條件為control端的電壓值，利用Hspice仿真軟件在0～3.3 V電壓范圍內以0.3 V為間隔掃描。運行得到OR/XOR門如圖5所示，分別在外部信號端ctrl為0 V和0.6 V電壓下實現(xiàn)OR邏輯功能和XOR邏輯功能。此外，本文的設計方法不僅可以生成兩功能多態(tài)門，對于多功能(功能數大于3)多態(tài)門也同樣適用。圖6為溫度控制的3功能FeFET多態(tài)門電路結構圖和仿真波形圖，分別在溫度為–25°C, 75°C, 100°C下實現(xiàn)NOR, AND, XNOR邏輯功能。表1列出了利用該平臺生成的部分多態(tài)門實例，包括了這些多態(tài)門的功能、控制條件和包含的器件數量等信息。

表1 利用免疫算法得到的FeFET多態(tài)門

圖4 電源電壓控制的AND/XNOR多態(tài)門(1.5 V/2.4 V)的電路圖和仿真波形圖

圖5 外部信號控制的OR/XOR多態(tài)門(0 V/0.6 V)的電路圖和仿真波形圖

圖6 溫度控制的NOR/AND/XNOR多態(tài)門(–25°C/75°C/100°C)的電路圖和仿真波形圖

5 結論

FeFET作為新型器件被認為可用于多態(tài)電路的設計，但缺少通用及完整的設計流程和方法。本文提出基于免疫算法的多態(tài)門設計流程，利用C++語言和Hspice仿真工具構建了完整的FeFET多態(tài)門設計平臺。本文詳細說明了該設計平臺的算法和設計流程，并運用該流程實現(xiàn)了溫度、電源電壓和外部信號控制的FeFET多態(tài)門的具體實例。這些實驗結果表明了本文提出的設計平臺的有效性，支持FeFET可作為新器件用于多態(tài)門的設計中。