徐志航 徐永燁 馬同川 杜 力 杜 源

(南京大學(xué)電子科學(xué)與工程學(xué)院 南京 210023)

1 引言

CMOS圖像傳感器(CMOS Image Sensor, CIS)因具有高集成度、低功耗以及低成本的優(yōu)點(diǎn)而被廣泛應(yīng)用于智能駕駛、醫(yī)療影像、安防等領(lǐng)域[1]。目前，為了滿足高分辨率和高幀率的性能需求，CIS芯片和數(shù)字芯片之間的數(shù)據(jù)吞吐量需要不斷提升。然而，由于阻抗不連續(xù)，金屬的趨膚效應(yīng)以及介質(zhì)損耗等問(wèn)題，芯片間2維互聯(lián)中的高速信號(hào)傳輸速度受到限制且能效較低[2,3]。在應(yīng)對(duì)這些挑戰(zhàn)的先進(jìn)芯片集成技術(shù)中，3D Chiplet技術(shù)是一種有效且可行的解決方案[4,5]。該技術(shù)通過(guò)將多個(gè)不同工藝節(jié)點(diǎn)的芯粒在垂直方向上封裝成一個(gè)異構(gòu)集成芯片，具有可擴(kuò)展性和低成本的優(yōu)勢(shì)，并且提高芯粒間的通信速度和整體芯片能效，在集成電路領(lǐng)域得到了廣泛的關(guān)注和應(yīng)用[6–11]。

傳統(tǒng)的3D Chiplet 技術(shù)使用硅通孔(Through Silicon Via, TSV)進(jìn)行異構(gòu)芯片的集成[12]，具有集成密度高和泛用性高的優(yōu)點(diǎn)。但是由于其工藝步驟復(fù)雜、對(duì)生產(chǎn)設(shè)備要求高，導(dǎo)致封裝良品率低、成本高[13–15]。而非接觸式3D Chiplet可以解決這些問(wèn)題，文獻(xiàn)[16]首先提出了電感耦合的芯片間通信(Inductive Inter-chip Signaling, IIS)技術(shù)，使所有垂直堆疊的芯片無(wú)需硅通孔工藝即可實(shí)現(xiàn)互聯(lián)。因?yàn)樵摷夹g(shù)對(duì)封裝工藝要求較低，所以封裝的成本較低。此外，相較于常見(jiàn)的電容耦合互聯(lián)方式，電感耦合互聯(lián)的信道衰減僅受限于電流大小，不會(huì)直接受限于電源電壓[17]。但由于耦合電感的耦合系數(shù)隨通信距離的提升衰減較大，通常應(yīng)用于芯片間的短距通信[18]。

如圖1所示，為了解決傳統(tǒng)的前照式CIS工藝中芯片金屬層阻擋入射光線的問(wèn)題，業(yè)界廣泛采用背照式CIS工藝翻轉(zhuǎn)晶圓來(lái)消除金屬干擾[19,20]。當(dāng)背照式工藝的CIS芯粒和數(shù)字芯粒進(jìn)行3D異構(gòu)集成時(shí)，CIS芯粒的頂層金屬鄰近數(shù)字芯粒的頂層金屬，非常適合電感耦合互聯(lián)來(lái)實(shí)現(xiàn)短距通信。

圖1 面向CIS芯粒與數(shù)字芯粒間互聯(lián)的3D Chiplet 非接觸高速互聯(lián)

本文受到文獻(xiàn)[21]所提出的技術(shù)的啟發(fā)，提出了一種新型面向CIS的3D Chiplet非接觸互聯(lián)技術(shù)，基于電感耦合構(gòu)建了數(shù)據(jù)源、載波源和接收機(jī)3層分布式收發(fā)機(jī)結(jié)構(gòu)。首先，與目前3D Chiplet主流的硅通孔互聯(lián)方式相比具有低工藝復(fù)雜度和低成本的優(yōu)點(diǎn)。其次，載波調(diào)制的互聯(lián)方式對(duì)比數(shù)據(jù)直傳可以更有效地利用帶寬實(shí)現(xiàn)多通道通信。最后，所提出的互聯(lián)技術(shù)中載波源脫離CIS芯粒而被放置在數(shù)據(jù)源下層，降低了載波源對(duì)低頻信號(hào)的干擾。本文以電感耦合調(diào)制結(jié)構(gòu)與帶自混頻解調(diào)的高速收發(fā)電路為實(shí)驗(yàn)?zāi)Ｐ?，通過(guò)仿真和實(shí)際芯片測(cè)試來(lái)驗(yàn)證該互聯(lián)系統(tǒng)可行性和有效性，并統(tǒng)計(jì)系統(tǒng)接收端的誤碼率和能效。

2 3D Chiplet 非接觸互聯(lián)系統(tǒng)設(shè)計(jì)

2.1 分布式收發(fā)機(jī)結(jié)構(gòu)調(diào)制原理

該設(shè)計(jì)是一種針對(duì)CIS芯粒和數(shù)字芯粒的3D Chiplet非接觸互聯(lián)系統(tǒng)。如圖1所示，該系統(tǒng)由3層電感組成，頂層紅色電感(下稱L1)位于CIS芯粒中，用于信號(hào)調(diào)制。中層黃色電感(下稱L2)和底層藍(lán)色電感(下稱L3)位于數(shù)字芯粒中，分別用于發(fā)送本振信號(hào)和接收已調(diào)信號(hào)。

圖1中的信號(hào)流1表示L2對(duì)L1的輻射，信號(hào)流2表示L1對(duì)L3的直接輻射，信號(hào)流3表示L2對(duì)L3的輻射。假設(shè)不考慮電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)，因?yàn)長(zhǎng)1所在回路中不存在有源器件，所以開(kāi)關(guān)在切換開(kāi)閉狀態(tài)時(shí)，回路中不存在瞬態(tài)電流，但回路的阻抗會(huì)隨開(kāi)關(guān)狀態(tài)變化。信號(hào)流1會(huì)在L1回路中產(chǎn)生感應(yīng)電流，回路的阻抗會(huì)影響該電流的幅度。由于感應(yīng)電流的磁場(chǎng)總會(huì)阻礙引起感應(yīng)電流的磁通量的變化，所以無(wú)論L1回路的開(kāi)關(guān)狀態(tài)如何，L1的感應(yīng)電流的磁場(chǎng)都會(huì)阻礙L2在L3處產(chǎn)生的磁通量變化，但在回路閉合時(shí)阻礙更強(qiáng)。因此，L1開(kāi)關(guān)的狀態(tài)就映射到了L3回路的磁通量變化率上，實(shí)現(xiàn)了通斷鍵控(On-Off Keying, OOK)。另外，會(huì)存在L1先耦合至L2再耦合到L3的情況，需要說(shuō)明的是：(1)L3回路的感應(yīng)電動(dòng)勢(shì)和L1, L2在L3回路處產(chǎn)生的磁通量變化的速率成正比。(2)L1到L2的耦合使得L2的感應(yīng)電流的磁場(chǎng)在L3回路處阻礙L1磁通量的變化，這使得L1到L3的耦合變?nèi)酢＞C上，由于L1到L2的耦合屬于次級(jí)耦合，其在調(diào)制機(jī)制中是一種非理想因素，在涉及這種情況的電磁仿真中，OOK的調(diào)制功能仍然成立，為了調(diào)制機(jī)制描述的簡(jiǎn)潔性，該分析忽略了信號(hào)的次級(jí)耦合是合理的。

2.2 耦合電感建模與分析

通過(guò)對(duì)所提出的3D Chiplet 非接觸鏈路系統(tǒng)發(fā)射端的分析，得出了發(fā)射端實(shí)現(xiàn)OOK調(diào)制的結(jié)論。為盡可能減小發(fā)射端的信號(hào)衰減，得到增益較高的耦合電感設(shè)計(jì)，在HFSS中進(jìn)行了建模。如圖2所示，從上到下堆疊了0.11 μm CIS工藝和0.25 μm CMOS工藝的介質(zhì)層，介質(zhì)中的紅色線圈為L(zhǎng)1，黃色線圈為L(zhǎng)2，藍(lán)色線圈為L(zhǎng)3。在優(yōu)化信道損耗時(shí)，需要考慮圈數(shù)、寬度、外徑以及兩顆芯片之間的垂直、水平距離，分別以它們?yōu)閱巫兞吭?～30 GHz范圍內(nèi)仿真了L1到L3的信道損耗(本文使用S21表征信道損耗)，圖3為仿真結(jié)果。

圖2 HFSS耦合電感的電磁仿真建模

圖3 信道損耗的影響因素

圖3(a)為不同電感圈數(shù)對(duì)信道損耗的影響，互感系數(shù)隨著圈數(shù)的增加而提升，信道損耗也相應(yīng)降低。2圈的耦合電感在10～30 GHz范圍內(nèi)展現(xiàn)出4 dB左右的損耗。圖3(b)展示了電感寬度對(duì)信道損耗的影響，寬度的增加會(huì)降低信道的高頻損耗。圖3(c)展示了外徑對(duì)信道損耗的影響，降低外徑可以提升信道密度，但會(huì)顯著提升信道的低頻損耗。根據(jù)圖3(d)，隨著通信距離的增加，互感系數(shù)降低，因而信道損耗提升。這時(shí)，需要提升發(fā)射端的輸入功率，以維持接收端的信號(hào)質(zhì)量[22]。根據(jù)圖3(e)，當(dāng)水平偏移量為20 μm時(shí)，信道損耗提升了3 dB；當(dāng)水平偏移量為40 μm時(shí)，信道損耗提升超過(guò)5 dB。這表明3D封裝的對(duì)準(zhǔn)誤差會(huì)使信道產(chǎn)生一定的信號(hào)衰減。

考慮電感陣列中因同層電感的耦合產(chǎn)生的串?dāng)_，在 HFSS中建模了一個(gè)如圖4(a)所示的3×3的電感陣列，其中9個(gè)電感位于同一層，每一個(gè)電感外徑為200 μm。根據(jù)圖3(d)，在通信距離為21 μm時(shí)，兩垂直電感在20 GHz處信道損耗為7.98 dB。圖4(b)、圖4(c)展示了陣列中不同間距的同層電感之間的耦合電感增益，在同一層內(nèi)，相鄰兩電感的間距為100 μm時(shí)，最近兩電感的耦合電感增益在20 GHz處為–42.3 dB；相鄰兩電感的間距為200 μm時(shí)，最近兩電感的耦合電感增益在20 GHz處為–48.9 dB。因此，同層電感之間的串?dāng)_處于可以接受的范圍。為了提升帶寬的利用率，若使用4電平脈沖幅度調(diào)制(4 level Pulse Amplitude Modulation, PAM4)，為了得到同樣的誤碼率，相比于OOK需要更高的信噪比，這對(duì)串?dāng)_的抑制提出了更高的要求。

圖4 同層電感陣列串?dāng)_分析

為此可以采用降低整體數(shù)據(jù)速率來(lái)?yè)Q取更好的通信質(zhì)量的策略，將1, 3, 5, 7, 9和2, 4, 6, 8處的信道分為兩組進(jìn)行時(shí)分復(fù)用，對(duì)比S51和S21可知串?dāng)_會(huì)下降8.92 dB。另外，如果電感周圍增加屏蔽層設(shè)計(jì)，可以進(jìn)一步降低串?dāng)_，但需要更多的芯片面積。

2.3 高速收發(fā)電路設(shè)計(jì)

圖5是所設(shè)計(jì)的高速收發(fā)電路結(jié)構(gòu)，發(fā)射端電路由CIS芯粒中的開(kāi)關(guān)電路和數(shù)字芯粒中的本振信號(hào)驅(qū)動(dòng)電路兩個(gè)模塊組成。通過(guò)切換開(kāi)關(guān)開(kāi)閉狀態(tài)，可以改變回路阻抗進(jìn)而調(diào)節(jié)L1感應(yīng)電流的幅值。在頻率較低時(shí)，如果不考慮寄生電容帶來(lái)的影響，M1寬長(zhǎng)比越大，則電流開(kāi)關(guān)比越大。在頻率較高時(shí)，若M1開(kāi)關(guān)斷開(kāi)，交流電流通過(guò)M1的寄生電容CDB和L1；若M1開(kāi)關(guān)閉合，交流電流通過(guò)M1的導(dǎo)通電阻RON和L1。無(wú)論哪種情況，提升M1的寬長(zhǎng)比，回路的阻抗幅值都會(huì)降低，這說(shuō)明在頻率較高時(shí)，需要選擇合適的開(kāi)關(guān)尺寸來(lái)最大化感應(yīng)電流的開(kāi)關(guān)比。本振信號(hào)的電流驅(qū)動(dòng)電路位于數(shù)字芯粒中，在芯片測(cè)試中，本振信號(hào)源由芯片外部供給。

圖5 3D Chiplet 非接觸鏈路系統(tǒng)結(jié)構(gòu)

為了實(shí)現(xiàn)信號(hào)解調(diào)，接收端電路采用了自混頻電路進(jìn)行異步數(shù)據(jù)恢復(fù)。該自混頻電路的M2～M5均需要偏置到亞閾值區(qū)。當(dāng)電路接收已調(diào)信號(hào)時(shí)，假設(shè)M2柵壓低于共模電平而M3柵壓高于共模電平，則M2趨向于截止區(qū)而M3趨向于線性區(qū)。反之則M2趨向于線性區(qū)，M3趨向于截止區(qū)。M2和M3在載波頻率對(duì)應(yīng)的1個(gè)周期T內(nèi)總有1個(gè)處于開(kāi)啟狀態(tài)。同樣地，M4和M5在周期T內(nèi)也交替開(kāi)啟。因?yàn)镸2和M5以及M3和M4的輸入信號(hào)也都互為差分，自混頻電路的電阻上在周期T內(nèi)始終有電流通過(guò)，所以該電路可以將已調(diào)信號(hào)中的包絡(luò)提取到電阻的電流上進(jìn)行輸出。通過(guò)設(shè)置合適的偏置電壓，可以優(yōu)化自混頻輸出的開(kāi)關(guān)比。以NMOS差分對(duì)為例，若偏置電壓過(guò)低，會(huì)使得晶體管不能動(dòng)態(tài)導(dǎo)通；反之，則會(huì)使得晶體管不能動(dòng)態(tài)關(guān)閉。因此，偏置電壓過(guò)低或過(guò)高都會(huì)導(dǎo)致輸出擺幅降低。此外，工藝制造誤差可能導(dǎo)致晶體管閾值電壓的浮動(dòng)。綜合以上考慮，自混頻電路的偏置在芯片測(cè)試中是可調(diào)的。解調(diào)完成后，信號(hào)將被送入后續(xù)的電路中進(jìn)行處理。

3 系統(tǒng)仿真和芯片測(cè)試

為了驗(yàn)證系統(tǒng)的可行性，本文基于Cadence Virtuoso軟件進(jìn)行了系統(tǒng)仿真和性能測(cè)試。將通過(guò)HFSS仿真得到的耦合電感信道的S參數(shù)模型導(dǎo)入到Virtuoso。同時(shí)，加入需要的兩種工藝模型庫(kù)進(jìn)行聯(lián)合仿真。

基帶數(shù)據(jù)速率設(shè)為200 Mbit/s，載波頻率設(shè)為20 GHz。為了盡量減小信道占用面積，且不影響信道在載波頻率附近的損耗，電感尺寸選擇為W=8 μm，L= 200 μm，圈數(shù)為2圈，通信距離設(shè)置為8 μm。

圖6顯示了電路不同節(jié)點(diǎn)的時(shí)域仿真結(jié)果。其中圖6(a)展示了碼元狀態(tài)從1轉(zhuǎn)換至0時(shí)， L1 的電流 ITX，L3的電流IRX和其兩端電壓VRX的時(shí)域波形。L1回路開(kāi)關(guān)導(dǎo)通時(shí)ITX穩(wěn)定幅值約為30 mA，回路開(kāi)關(guān)斷開(kāi)時(shí)ITX穩(wěn)定幅值約為20 mA，電流開(kāi)關(guān)比約為3:2。在開(kāi)關(guān)導(dǎo)通時(shí)，L1感應(yīng)電流的磁場(chǎng)對(duì)L2在L3回路處產(chǎn)生的磁通量變化阻礙更強(qiáng)，流過(guò)L3的電流IRX和其兩端電壓VRX變小，反之則變大。L1回路開(kāi)關(guān)導(dǎo)通時(shí) IRX穩(wěn)定幅值約為4 mA，回路開(kāi)關(guān)斷開(kāi)時(shí)IRX穩(wěn)定幅值約為12 mA，接收端電流開(kāi)關(guān)比約為1:3，接收端電壓開(kāi)關(guān)比約為1:2。圖6(b)顯示，經(jīng)過(guò)自混頻解調(diào)的差分信號(hào)VOP與VON，單端幅值約為0.45 V，差分幅值約為0.9 V，發(fā)射到接收端的延遲為1 ns。

圖6 聯(lián)合仿真時(shí)域結(jié)果

如圖6(d)所示，解調(diào)后的波形趨向于三角波，這是系統(tǒng)帶寬不足導(dǎo)致的?，F(xiàn)對(duì)系統(tǒng)帶寬進(jìn)行仿真與分析，由于自混頻電路存在不同頻率信號(hào)的轉(zhuǎn)換，在Virtuoso環(huán)境中需要使用PSS和PAC仿真求解其頻率響應(yīng)。如圖6(c)所示，自混頻電路的頻率響應(yīng)為低通，后續(xù)緩沖電路由于使用AC耦合，頻率響應(yīng)為高通，進(jìn)而接收機(jī)芯片的頻率響應(yīng)為帶通，其–3 dB帶寬對(duì)應(yīng)的頻率范圍為6.3～251.2 MHz。

通過(guò)仿真還可以評(píng)估系統(tǒng)的噪聲條件，信號(hào)衰減程度以及期望的輸出信噪比。其中，接收機(jī)芯片的噪聲基底(Noise Floor)的估計(jì)為

式(1)中噪聲積分的帶寬BW為20 GHz，噪聲系數(shù)NF定義為式(2)。式(2)中：Si和Ni分別表示輸入信號(hào)和輸入噪聲；So和No分別表示輸出信號(hào)和輸出噪聲；G表示接收機(jī)增益；N表示接收機(jī)貢獻(xiàn)的輸出噪聲。根據(jù)式(2)，接收機(jī)噪聲系數(shù)NF定義為等效輸入噪聲積分的功率與源阻抗貢獻(xiàn)的噪聲積分的功率之比加1，通過(guò)PSS和PNOISE仿真可以 得到為10.93 dB。因此噪聲基底為–60.06 dBm，接收機(jī)芯片在200 MHz處信號(hào)衰減程度通過(guò)PSS和PAC仿真得到為–14.52 dB。而對(duì)于一個(gè)加性高斯白噪聲(Additive White Gaussian Noise, AWGN)信道，為保證誤碼率低于10–8，最小信噪比為21 dB，由此計(jì)算出發(fā)射端最小輸出功率為–24.54 dBm。

在搭建該接收機(jī)的CSMC 0.25 μm工藝平臺(tái)上進(jìn)行了實(shí)際芯片驗(yàn)證與性能測(cè)試。圖7為芯片測(cè)試環(huán)境和芯片引線鍵合的顯微照片，圖8是測(cè)試平臺(tái)與眼圖。信號(hào)發(fā)生器生成20 GHz的載波，OOK調(diào)制的碼元速率為200 Mbaud/s。測(cè)試結(jié)果表明，該以20 GHz為中心頻率的收發(fā)機(jī)在通信距離為8 μm的情況下，數(shù)據(jù)速率達(dá)到200 Mbit/s，誤碼率小于10–8，接收端功耗為1.09 mW，能效為5.45 pJ/bit。

圖7 測(cè)試環(huán)境和芯片引線鍵合的顯微照片

4 結(jié)束語(yǔ)

本文介紹了一種面向CIS的3D Chiplet非接觸互聯(lián)技術(shù)，該技術(shù)使所有垂直堆疊的芯片無(wú)需通孔即可實(shí)現(xiàn)互聯(lián)，解決了傳統(tǒng)封裝中TSV工藝步驟復(fù)雜、成本高和良品率低的問(wèn)題?；陔姼旭詈?，本文構(gòu)建了數(shù)據(jù)源、載波源和接收機(jī)3層分布式收發(fā)機(jī)結(jié)構(gòu)，非常適合背照式CIS的倒置封裝結(jié)構(gòu)。帶載波的磁耦合與沒(méi)有載波的基帶直接磁耦合相比，將信號(hào)搬移至更高頻段從而適應(yīng)信道的高通特性，并且可以有效地利用帶寬實(shí)現(xiàn)多通道通信。芯片的仿真和測(cè)試結(jié)果驗(yàn)證了該面向CIS的芯片間互聯(lián)技術(shù)的有效性。在未來(lái)的研究中可以設(shè)計(jì)耦合電感陣列的3D Chiplet非接觸互聯(lián)，以進(jìn)一步提升互聯(lián)密度和頻帶利用率。