劉洋

（中國西南電子技術研究所，四川成都 610036）

隨著空間載荷的不斷增加，傳統的低速率衛(wèi)星通信系統已無法滿足日益猛增的高速數據傳輸需求。系統信息傳輸速率的提升通常有兩種途徑：一種是增加系統可用帶寬，另一種是提高系統頻譜利用率[1]。隨著空間頻譜資源越發(fā)緊缺，通過提高調制階數來提升系統頻譜利用率已成為無線通信系統常采用的一種解決手段[2]。相比于相同階數的QAM 高階調制體制，APSK 調制體制具有更低的系統峰均比，具有更大的動態(tài)范圍，在無線通信系統中得到了廣泛應用[3]。

高速解調器研制方面，國防科大約2006 年完成了300 Mbps 高速數據傳輸系統的研制。清華大學與中電科十所也相繼研制了信息速率高達600 Mb/s，兼容BPSK、QPSK、SQPSK、8PSK 等調制體制的高速解調器。中電科十所于2016 年研制了傳輸速率高達2 Gbps 的高速解調器[4-5]，支持BPSK、QPSK、8PSK、16QAM、16APSK 等多種調制體制，解調損失不超過2 dB。

隨著系統傳輸容量的不斷增加和調制階數的不斷提高，現有高速解調器已無法支撐32APSK 等高階調制體制的高速信號進行解調。因此，該文提出了一種速率高達3 Gbps 的32APSK 高速解調器解決方案，并搭建硬件驗證平臺進行了算法驗證和解調性能測試。

1 32APSK高速解調器總體設計

按照系統采樣信號接口頻率來分，高速解調器可以分為基帶采樣和中頻采樣兩類?；鶐Р蓸臃桨冈谀M域完成混頻，在基帶完成I、Q 兩路基帶信號的AD 采樣?；鶐Р蓸臃桨傅膬?yōu)點是降低了對ADC轉換速率的要求，較易實現，但是該方案易受模擬器件不一致性的影響，導致基帶信號I/Q 不平衡，從而嚴重惡化系統性能[6-7]。

另一種常用的解調器設計方案為中頻采樣，即全數字化方案，該方案直接對中頻信號進行寬帶高速采樣，采樣后的數字信號直接送至FPGA 進行數字信號處理，這種全數字化的處理方案將采樣盡量靠近射頻前端，避免了基帶采樣方案中模擬下變頻帶來的I/Q 不平衡性問題，具有更高的靈活性。

綜上，該方案采用全數字化解調方案，其實現框圖如圖1 所示。中頻輸入信號經過帶通濾波器和模擬AGC 后送入高速ADC 進行AD 變換，AD 變換后的數字信號送入后端FPGA 芯片與本地數字NCO 產生的本地載波進行數字下變頻，得到兩路零中頻I/Q 基帶信號；下變頻后的信號送入符號同步模塊進行符號同步，獲取符號的最佳采樣點，將獲得最佳采樣點后的位同步信號送入載波恢復環(huán)路進行載波同步，完成符號同步與載波同步后的信號送入均衡模塊，消除寬帶信號碼間串擾對系統性能的影響，完成信道譯碼，最后輸出。

圖1 32APSK高速解調器實現框圖

整個解調系統中，符號同步與載波同步的性能優(yōu)劣將直接影響整個接收系統的解調性能，因此下文將針對32APSK 調制體制，著重對系統中符號同步與載波同步進行詳細論證，并提出一種基于32APSK星座映射的載波同步方案。

2 符號同步環(huán)路設計

符號同步是整個解調器的核心部分，根據AD 采樣鐘為定采樣鐘還是變采樣鐘，可將符號同步分為變采樣與定采樣兩種方案。由于定采樣方案設計靈活性更高，對高速ADC 的設計要求也更低，因此，該系統選用定采樣方案實現符號同步[8]。

符號同步環(huán)路結構圖如圖2 所示，方案模擬中頻輸入信號送入高速ADC 采樣模塊進行高精度固定時鐘采樣，采樣后的數字信號經過內插濾波器便可以得到最佳采樣點的I/Q 信號。同時，將內插濾波器輸出信號送入定時誤差估計模塊進行定時誤差計算，估計出的定時誤差經環(huán)路濾波器濾波后送入定時控制器，由定時控制器產生的內插位置信息調整信號的內插位置，以完成位同步操作，通過反饋環(huán)路的跟蹤迭代，便可以得到穩(wěn)定的定時同步環(huán)路。

圖2 符號同步環(huán)路結構圖

在該方案中，采用傳統的Gardner 定時誤差估計算法進行位同步誤差信息提取[9-10]，算法采樣示意圖如圖3 所示。該算法在進行定時誤差信息提取時只需要利用當前符號的兩個采樣點與前一個符號的第二個采樣點，便可完成位同步定時誤差的估計。

如果符號的兩個樣點剛好處于最佳采樣時刻，此時Gardner 定時誤差為0，環(huán)路維持前一狀態(tài)，如圖3(a)所示；如果符號的兩個樣點時刻超前，那么Gardner 定時誤差計算結果為負，則應滯后采樣時間間隔，如圖3(b)所示；如果符號的兩 個樣點時刻滯后，那么Gardner 定時誤差計算結果為正，則應使采樣時間超前，如圖3(c)所示。

3 載波同步環(huán)路設計

在數字通信系統中，受收發(fā)兩端本振信號不一致性以及收發(fā)兩端多普勒頻移等因素的影響，接收端信號與發(fā)射端信號不可避免地會產生頻率偏差和相位偏差[11-12]，相偏和頻偏的存在會造成信號的相位誤差或相位抖動，在星座圖上顯示為接收信號呈弧形拖尾狀或圓環(huán)形狀，這將嚴重影響信號判決，導致系統誤碼率上升，降低系統的傳輸性能。所以，在接收端進行高精度載波同步是必不可少的一個處理環(huán)節(jié)[13]。

3.1 QPSK四相松尾環(huán)

針對QPSK 調制體制，四相松尾環(huán)是一種性能較好且易于實現的一種載波恢復算法[14]。四相松尾環(huán)信號處理流程如下：輸入信號經過數字下變頻、符號同步后，輸出I、Q 兩路基帶信號，載波鑒相處理模塊由加法器、判決電路、模二加電路等組成。載波鑒相處理模塊得到載波環(huán)路誤差信號e(t)后，e(t)通過環(huán)路濾波進一步濾除干擾，以控制壓控振蕩器的相位變化，從而達到QPSK 載波跟蹤的目的。

在四相松尾環(huán)中，載波環(huán)路誤差信號可表示為：

其中，I(t)、Q(t)分別為基帶信號。

3.2 32APSK載波同步設計

在上述針對QPSK 設計的四相松尾環(huán)中，其推導結果建立在|I(t)|=|Q(t)|前提條件下，即星座點位于星座圖的45°相位上。事實上，只要滿足|I(t)|=|Q(t)|這一要求，四相松尾環(huán)的推導結果均成立。

根據32APSK 星座映射特點，32APSK 一共有32個星座點，在星座圖中分3 圈進行分布排列，其中，內圈4 個點，中圈12 個點，外圈16 個點。當星座點位于對稱相位線上時（如圖4 黑色實心星座點所示），I、Q 兩路幅值絕對值相等，此時采樣點滿足四相松尾環(huán)的推導條件|I(t)|=|Q(t)|，便可由四相松尾環(huán)得到其載波相位誤差；當星座點位于非對稱相位線時（如圖4 白色空心星座點所示），I、Q 兩路幅值絕對值不等，此時采樣點不滿足四相松尾環(huán)的推導條件|I(t)|=|Q(t)|，無法由四相松尾環(huán)得到其相位誤差，在相位誤差計算時應該棄除。利用該思路，便可得到適用于32APSK 的四相松尾環(huán)載波同步算法。算法先引入量化判決模塊，篩選出32APSK 星座圖中對稱相位線上的點，再利用篩選出的星座圖對稱相位點上的元素，通過四相松尾環(huán)進行載波恢復。

圖4 32APSK星座圖

適用于32APSK 的四相松尾環(huán)結構如圖5 所示，方案引入了量化比較模塊，對位同步后的信號進行量化，并求取I/Q 信號的絕對值。當信號星座點位于對角線上時，表明I、Q 兩路信號的量化幅值相等，將該信號送入后端的四相松尾環(huán)載波同步模塊進行載波鑒相與環(huán)路跟蹤；當I、Q 兩路信號量化幅值不相等時，不利用四相松尾環(huán)對載波進行鑒相估計，此時采用跟蹤模式，使得下一時刻的NCO輸出保持前面的跟蹤狀態(tài)不變。這樣，便完成了適用于32APSK的載波同步算法設計。

圖5 適用于32APSK的四相松尾環(huán)結構圖

4 硬件平臺實現與實驗驗證

為了對方案提出的32APSK 高速解調算法進行測試驗證，搭建了基于大規(guī)模FPGA+DSP 的可編程硬件平臺[15-16]。該實驗平臺通過靈活的FPGA 與DSP進行配置，可支持多種解調與編譯碼模式，支持幀同步格式化處理，擴展能力強，可支持50 Mbps～3 Gbps的32APSK 超高速數據通信。硬件平臺支持動態(tài)加載功能，通過動態(tài)加載FPGA 邏輯電路實現模塊重構，使設備能根據功能需求進行配置，完成高速解調器的接收解調、均衡及譯碼輸出功能。

實驗驗證系統由任意波形發(fā)生器、噪聲源、高速解調器原理樣機和頻譜儀組成。實驗驗證系統使用Tektronix（泰克）公司的AWG70002A 作為調制信號源，產生仿真所需的各類調制信號，噪聲源用于產生系統噪聲。高速解調器對信號進行高速采樣、下變頻、匹配濾波、同步、均衡、信道譯碼等處理，并進行誤碼率檢測。頻譜分析儀用來標定解調信號的信噪比及頻譜分析。

圖6 所示為該方案符號同步后、載波同步前的信號星座圖，采用方案中的符號同步算法可以完成高精度的符號同步；圖7所示為采用該方案提出的32APSK載波同步算法進行載波跟蹤后的載波同步信號星座圖，由圖中可以看出，采用該方案提出的載波同步方案可以很好地完成32APSK 調制信號的載波同步跟蹤；圖8 所示為均衡后信號的星座圖，寬帶均衡算法很好地消除了寬帶信號碼間串擾對系統帶來的影響；圖9為實驗平臺解調的32APSK 誤碼率曲線與理論誤碼率曲線的對比圖，經過性能測試，整個系統的解調性能損耗在2 dB以內，完全滿足實際工程要求。

圖6 32APSK位同步后星座圖

圖7 32APSK載波同步后星座圖

圖8 32APSK均衡后星座圖

圖9 32APSK誤碼率曲線

5 結論

隨著軍事/民用衛(wèi)星通信需求的不斷增長，對信息傳輸速率的要求越來越高?，F有的衛(wèi)星高速解調器僅支持QPSK、8PSK、16QAM、16APSK 等低階調制體制，傳輸速率最高2 Gbps，已無法滿足我國高分辨率遙感衛(wèi)星超高速數據的傳輸需求。因此，該文提出了一種基于32APSK高階調制的3 Gbps高速解調器實現方案。針對32APSK調制體制，對符號同步、載波同步等關鍵技術進行了詳細分析，提出一種適用于32APSK的高速解調器總體架構與載波/位同步解決方案。

同時，基于大規(guī)模FPGA+DSP 的可編程平臺，對整個解調器進行了算法驗證和解調性能測試，實驗結果表明，采用該方案設計實現的高速解調器可以實現3 Gbps 的32APSK 高速信號解調，解調損失小于2 dB，滿足實際工程需要。系統靈活性高、可擴展性強，可支持50 Mbps～3 Gbps 的超高速數據傳輸，同時支持BPSK、QPSK、8PSK、16QAM、16APSK 等多種調制體制擴展，具有很高的應用價值。