夏寧 連錦波 何桃桃 何明雪

摘要：文章研究的場面監(jiān)視雷達回波數(shù)據(jù)用于錄取終端的數(shù)據(jù)處理，通過對回波數(shù)據(jù)的處理，實現(xiàn)目標的識別、跟蹤、顯示等。該設計方法，實現(xiàn)場面監(jiān)視雷達的視頻網(wǎng)絡化傳輸，將雷達數(shù)據(jù)傳輸至塔臺中心，并配合專用顯示軟件實現(xiàn)回波數(shù)據(jù)的展示，便于操縱人員觀察及數(shù)據(jù)的處理。

關鍵詞：場面監(jiān)視雷達；PowerPC系統(tǒng)；可編程邏輯器件

中圖分類號：TN791；TP393.11? 文獻標志碼：A

0 引言

場面監(jiān)視雷達主要用于監(jiān)視機場飛機、車輛等運動物體的雷達、是保障機場在低能見度及視線遮擋情況下正常運行的基礎設施［1］。場面監(jiān)視雷達一般安裝于機場塔臺，通過雷達天線發(fā)射的電磁波，其中，目標產(chǎn)生的二次反射被接收機接收后進行回波處理，從而發(fā)現(xiàn)目標。通常，場面監(jiān)視雷達將回波信號發(fā)送至配備的錄取終端［2］，實現(xiàn)雷達回波的顯示、目標跟蹤、觀察等功能。

1 視頻傳輸設計工作流程

場面監(jiān)視雷達視頻傳輸設計流程如圖1所示。前端雷達將方位信號（ACP＼ARP）、數(shù)據(jù)使能信號（data-en）、觸發(fā)脈沖信號（syn）、8 bit視頻信號以及同步時鐘信號接入到電平轉(zhuǎn)換電路，將差分LVDS信號轉(zhuǎn)換成TTL信號，TTL信號接入FPGA系統(tǒng)內(nèi)部進行上述數(shù)據(jù)的重組。重組后的數(shù)據(jù)通過FPGA與PowerPC之間的傳輸總線傳輸至PowerPC后，進行數(shù)據(jù)的網(wǎng)絡化處理，將其送至錄取終端進行跟蹤、錄取、顯示處理。錄取終端將目標信息提供給機場高級地面活動引導控制系統(tǒng)，供機場交通管制使用［3］。

2 系統(tǒng)設計

2.1 FPGA數(shù)據(jù)包設計

為保護FPGA的IO口免受外部信號的不穩(wěn)定而導致的損壞，將TERMA雷達輸出的雷達方位信號（ACP＼ARP）、數(shù)據(jù)使能信號，觸發(fā)脈沖信號以及視頻數(shù)據(jù)信號經(jīng)過LVDS轉(zhuǎn)TTL芯片后接入FPGA的IO端口。使用電平變換芯片DS90LV032A，該芯片可實現(xiàn)4路cmos差分信號接收轉(zhuǎn)換為TTL電平，200 MHz轉(zhuǎn)換速率，各通道間偏差小于0.1 ns，可滿足要求。在實際工程應用中，雷達信號通過線纜傳輸至設備端可能存在干擾信號，為保障信號的有效處理，在接入FPGA內(nèi)部后，需對數(shù)據(jù)使能信號、方位信號進行消除毛刺處理。消除干擾“毛刺信號”原理是將信號分別向后延遲一個時鐘節(jié)拍和兩個時鐘節(jié)拍，將延后的兩個信號與原始信號進行與操作，得到的信號作為后級數(shù)據(jù)包重組輸入信號。

數(shù)據(jù)包重組，實現(xiàn)方位信號、觸發(fā)信號、視頻信號的重組，便于將前端的流數(shù)據(jù)進行緩存處理后，寫入FPGA內(nèi)部2個RAM空間，實現(xiàn)乒乓操作。流數(shù)據(jù)進行重組數(shù)據(jù)格式如下：數(shù)據(jù)使能（觸發(fā)）對應的數(shù)據(jù)格式，按照如下參數(shù)進行設計，信息單元標識、觸發(fā)信息單元長度、時戳、觸發(fā)長度、采樣頻率、方位碼位數(shù)、視頻位數(shù)、視頻起始單元、視頻信號數(shù)據(jù)個數(shù)以及N個視頻信號數(shù)據(jù)。其中，信息單元標識為每一個數(shù)據(jù)使能（觸發(fā)）數(shù)據(jù)開始標志（02A4）表示，觸發(fā)信息單元長度表示該數(shù)據(jù)使能包含的所有信息的長度（字節(jié)表示），時戳表示該數(shù)據(jù)觸發(fā)數(shù)據(jù)獲取的時間，精度0.1 ms；觸發(fā)長度通過內(nèi)部時鐘計算出該數(shù)據(jù)使能（觸發(fā)）信號的時間信息，單位μs，方位碼表示該acp/arp表示360°分成4 096或8 192個方位，即12位或13位。視頻位數(shù)表示每一個數(shù)據(jù)是bit數(shù)據(jù)，視頻起始單元表示后面的視頻信號數(shù)據(jù)第一個數(shù)據(jù)的起點位置，視頻信號數(shù)據(jù)個數(shù)表示后續(xù)的視頻信號數(shù)據(jù)的個數(shù)；視頻信號數(shù)據(jù)表示采集的視頻數(shù)據(jù)。

一個網(wǎng)絡包設計為不大于64 kB，故一個網(wǎng)絡包可以包含多個觸發(fā)數(shù)據(jù)格式。其網(wǎng)絡包數(shù)據(jù)格式如下：網(wǎng)絡包長度、目的地址、源地址、網(wǎng)絡包種含觸發(fā)個數(shù)N、網(wǎng)絡包順序、觸發(fā)數(shù)據(jù)格式1、觸發(fā)數(shù)據(jù)格式2……觸發(fā)數(shù)據(jù)格式N。

上述設計的一種網(wǎng)絡數(shù)據(jù)包格式，為便于UDP數(shù)據(jù)包最優(yōu)效率，網(wǎng)絡包大小不大于64 kB。在FPGA接收外部數(shù)據(jù)按照網(wǎng)絡包格式存儲在內(nèi)部2個64 KBRAM存儲器中，并通過實時存儲器地址，判斷剩余空間是否滿足下一觸發(fā)數(shù)據(jù)存儲。當64 kB剩余空間不足以存儲下一個觸發(fā)數(shù)據(jù)時，結(jié)束該網(wǎng)絡包的觸發(fā)數(shù)據(jù)寫入，并將網(wǎng)網(wǎng)絡包中的網(wǎng)絡包長度，目的地址、源地址以及網(wǎng)絡包中觸發(fā)個數(shù)和該網(wǎng)絡包的包序。根據(jù)上述設計，F(xiàn)PGA內(nèi)部的邏輯設計狀態(tài)機如圖2所示。

（1）idel狀態(tài)：每個數(shù)據(jù)使能或觸發(fā)的使能開始狀態(tài)，保存觸發(fā)或數(shù)據(jù)參數(shù)信息至寄存器，如視頻采樣位數(shù)、視頻個數(shù)、觸發(fā)長度、觸發(fā)個數(shù)等。

（2）S0狀態(tài)：寫入按照順序地址保存的參數(shù)信息，當寫入的觸發(fā)個數(shù)滿足數(shù)據(jù)包封包大小，狀態(tài)跳轉(zhuǎn)至S1，否則狀態(tài)跳轉(zhuǎn)至S2，進行內(nèi)部存儲器空間容量判斷與地址處理。

（3）S1狀態(tài)：當s1寫入數(shù)據(jù)滿足封包大小，寫入數(shù)據(jù)包的頭部網(wǎng)絡參數(shù)，內(nèi)容如表2所示，封包結(jié)束跳轉(zhuǎn)至狀態(tài)S2進行內(nèi)部存儲器空間容量判斷與地址處理。

（4）S2狀態(tài)：獲取當前觸發(fā)的IDEL狀態(tài)下的參數(shù)信息；判斷該數(shù)據(jù)封包是否滿足64 kB大小，如不滿足進行地址遞增，用于后續(xù)雷達數(shù)據(jù)寫入。

（5）S3狀態(tài)：進行數(shù)據(jù)記錄處理，并統(tǒng)計記錄數(shù)據(jù)個數(shù)信息、地址信息，用于S0狀態(tài)參數(shù)寫入以及回寫地址計算。

2.2 數(shù)據(jù)包通信設計

數(shù)據(jù)包設計后，通過內(nèi)部的SRAM存儲空間進行數(shù)據(jù)的存儲，當64 KB的存儲空間滿足條件后需將其發(fā)送至PowerPC系統(tǒng)。FPGA與PowerPC之間通過本地局部總線進行數(shù)據(jù)傳輸，同時通過該總線PowerPC可對FPGA內(nèi)部的功能模塊進行控制。FPGA主要設計軟件版本寄存器、復位寄存器、模擬測試寄存器、數(shù)據(jù)包源地址＼目的地址寄存器、雷達信號故障告警等。本地局部總線包含讀信號、寫信號、片選信號、方向控制信號、時鐘信號等。經(jīng)測試局部總線帶寬20MB/s，滿足雷達視頻數(shù)據(jù)接入、輸出能力。寄存器控制及數(shù)據(jù)讀取控制模塊，如圖3所示。數(shù)據(jù)封包模塊，如圖4所示。該設計所消耗的資源，從中可以看出FPGA資源充分，滿足要求，如圖5所示。

2.3 PowerPC系統(tǒng)設計

PowerPC包含一顆主處理芯片MPC8377E［4］，該芯片接口豐富，含有2個RGMII/RMII/MII/RTBI接口，2個PCIE接口、2個SATA接口，1個32/64位DDR2控制器，32位加強型局部總線，最高頻率133 MHz，串口、IIC接口等。芯片主頻最高可達800 MHz，32 kB指令Cache，32 kB數(shù)據(jù)Cache，支持浮點運算。同時，主芯片具備低功耗特性，典型功耗為4 W。NorFlash，NandFlash掛載在局部總線eLBC上，NorFlash選用S29GL256P101系列，用于存儲uboot、內(nèi)核、文件系統(tǒng)等固件；NandFlash選用K9F5608U0D系列，作為用戶存儲接口，用于存放業(yè)務程序，每次系統(tǒng)運行后將業(yè)務程序讀取至內(nèi)存運行。4片DDR2內(nèi)存顆粒，位寬為16，容量為1GB，內(nèi)存總?cè)萘繛?12 MB。MPC8377E通過RGMII接口與網(wǎng)絡PHY芯片88E1111進行網(wǎng)絡通信；同時，CPU自帶GPIO、串口等低速接口用于狀態(tài)指示與調(diào)試。

PowerPC系統(tǒng)通過本地eLBC總線實現(xiàn)與FPGA系統(tǒng)數(shù)據(jù)通信，PowerPC系統(tǒng)將FPGA的打包數(shù)據(jù)讀取至系統(tǒng)內(nèi)存，并通過網(wǎng)絡接口發(fā)送至遠端的錄取終端。系統(tǒng)采用雙網(wǎng)口冗余設計，當某一網(wǎng)絡發(fā)生故障時，可通過另一網(wǎng)絡進行數(shù)據(jù)傳輸，切實有效保障設備的穩(wěn)定可靠運行。

局部總線讀寫數(shù)據(jù)時序，如圖6所示。因數(shù)據(jù)線和地址線為復用，通過LALE進行地址鎖存，即LALE高有效，LAD輸出數(shù)據(jù)為地址數(shù)據(jù)，對應FPGA邏輯控制模塊中ppcaddr地址，LBCTL作為LAD總線的方向控制信號，高低代表讀和寫，故使用LBCTL作為讀寫控制型號。

3 設備實裝效果

該設備已配備在南京祿口機場，鄭州機場、浦東機場、蕭山機場、廈門機場等塔臺控制系統(tǒng)中。祿口機場通過該設備傳輸?shù)囊曨l與機場地圖疊加顯示。

4 結(jié)語

本文設計的設備已廣泛應用在機場雷達的視頻傳輸系統(tǒng)中。在實際使用中，遇到部分機場網(wǎng)絡條件有限，不能實現(xiàn)現(xiàn)有網(wǎng)絡化視頻的傳輸，在設備的PowerPC系統(tǒng)中加入lz4壓縮算法，極大地減少網(wǎng)絡數(shù)據(jù)量，降低網(wǎng)絡帶寬占用，提升設備的適應能力。同時，該設備的設計思想已成功應用在其他傳感器視頻傳輸領域。

參考文獻

［1］張睿，孔金鳳．機場場面監(jiān)視技術的比較及發(fā)展［J］．中國西部科技，2010（1）：34-35，52.

［2］趙海波，董昀．場面監(jiān)視雷達系統(tǒng)在浦東國際機場的應用［J］．中國民用航空，1999（2）：48-50.

［3］嵇亮亮，郝延剛，葉玲，等．雜波圖在場面監(jiān)視雷達錄取終端中的應用［J］．江蘇科技信息，2015（19）：57-58.

［4］孫東亞，張亞棣，李亞輝，等.一種PowerPC和FPGA結(jié)構(gòu)的遠程接口單元設計方法［J］．航空計算技術，2015（2）：118-121.

（編輯 姚 鑫）

PowerPC + FPGA video transmission equipment design method

Xia? Ning， Lian? Jinbo， He? Taotao， He? Mingxue

（Nanjing Rice Electronic Equipment Co.， Ltd.， Nanjing 210007， China）

Abstract：? The surface surveillance radar echo data studied in this article is used for data processing in the acquisition terminal. By processing the echo data， target recognition， tracking， display， etc. are achieved. This design method achieves video network transmission of surface surveillance radar， transmits radar data to the center of the tower， and cooperates with dedicated display software to display echo data， facilitating observation and data processing by operators.

Key words： scene surveillance radar; PowerPC system; programmable logic device