劉明 丘聰 佳沐

摘 要：【目的】自適應(yīng)濾波器能根據(jù)優(yōu)化算法來(lái)自動(dòng)調(diào)整傳遞函數(shù)，是一種強(qiáng)大的自適應(yīng)系統(tǒng)，在信號(hào)處理、通信、雷達(dá)、聲吶、地震學(xué)、導(dǎo)航系統(tǒng)和生物醫(yī)學(xué)工程等領(lǐng)域有著廣泛應(yīng)用。隨著集成電路工藝技術(shù)的發(fā)展，電路功耗顯得尤為重要，可提升收斂特性和吞吐率。【方法】本研究提出一種基于快速FIR算法的3并行延時(shí)LMS自適應(yīng)濾波器的架構(gòu)，設(shè)計(jì)一種新穎的硬件高效架構(gòu)，用于并行自適應(yīng)3條支路的權(quán)重更新。與傳統(tǒng)濾波器結(jié)構(gòu)相比，并行濾波器具有更高的吞吐率和更低的功耗。為提高自適應(yīng)數(shù)字濾波器的收斂特性，從三條權(quán)值更新支路中選擇一個(gè)具有更好系統(tǒng)性能的分支。采用細(xì)粒度的算術(shù)運(yùn)算單元和重定時(shí)技術(shù)，能有效降低關(guān)鍵路徑的延時(shí)?！窘Y(jié)果】從ASIC綜合結(jié)果可知，與現(xiàn)有最佳結(jié)構(gòu)相比，本研究所提出的3并行9抽頭濾波器架構(gòu)的功耗降低近16%，面積延時(shí)積（ADP）降低近11%?！窘Y(jié)論】本研究所提出的架構(gòu)設(shè)計(jì)具有重要的實(shí)踐指導(dǎo)意義。

關(guān)鍵詞：自適應(yīng)濾波器；3并行DLMS；快速FIR算法；收斂特性；細(xì)粒度；專(zhuān)用集成電路

中圖分類(lèi)號(hào)：TN492? ? ?文獻(xiàn)標(biāo)志碼：A? ? ? 文章編號(hào)：1003-5168（2023）09-0015-04

Abstract：[Purposes] Adaptive filter is a powerful adaptive system， which can automatically adjust the transfer function according to the optimization algorithm. It is widely used in signal processing， communication， radar， sonar， seismology， navigation system and biomedical engineering. With the development of integrated circuit technology， circuit power consumption is particularly important，which can improve the convergence characteristics and throughput.[Methods] This study proposes a three-parallel delay LMS adaptive filter architecture based on fast FIR algorithm. A novel hardware efficient architecture is designed to update the weights of three parallel adaptive branches. Compared with the traditional filter structure， the parallel filter has higher throughput and lower power consumption. In order to improve the convergence characteristics of the adaptive digital filter， a branch with better system performance is selected from three weight update branches. The fine-grained arithmetic operation unit and retiming technology can effectively reduce the delay of the critical path. [Findings] From the ASIC synthesis results， compared with the existing optimal structure， the power consumption of the proposed 3-parallel 9-tap filter architecture is reduced by nearly 16 %， and the area delay product （ ADP ） is reduced by nearly 11 %. [Conclusions] It can be seen that the architecture design proposed in this study has important practical guiding significance.

Keywords：adaptive filter; 3-parallel delayed LMS; fast FIR algorithm; convergence properties; fine-grained; ASIC

0 引言

自適應(yīng)濾波器是目前處理非平穩(wěn)隨機(jī)信號(hào)最常用技術(shù)。給定輸入信號(hào)，迭代設(shè)計(jì)濾波器參數(shù)，以“最佳”映射輸入信號(hào)到目標(biāo)信號(hào)［1］，估計(jì)誤差來(lái)自目標(biāo)信號(hào)和濾波器輸出信號(hào)。迭代更新濾波器的機(jī)制參數(shù)來(lái)自最小化估計(jì)誤差的成本函數(shù)，其中最典型的是基于最小均方誤差準(zhǔn)則的自適應(yīng)濾波算法（LMS）［2］。

傳統(tǒng)的LMS算法一般是用軟件來(lái)實(shí)現(xiàn)的，LMS算法具有嚴(yán)格的執(zhí)行順序［1］，將LMS算法映射到具體硬件電路中會(huì)產(chǎn)生較長(zhǎng)的關(guān)鍵路徑。為提高硬件結(jié)構(gòu)的吞吐量，有研究提出一種基于并行DLMS（Paralleled Delayed LMS）算法的自適應(yīng)濾波器的電路設(shè)計(jì)方案。DLMS算法更符合真實(shí)的硬件電路設(shè)計(jì)思想，但也有缺點(diǎn)，即隨著延時(shí)量的增大，系統(tǒng)收斂性能也會(huì)隨之降低［3-5］。

并行處理應(yīng)用于數(shù)字FIR濾波器時(shí)，要么增加有效吞吐量，要么降低原始濾波器的功耗［6-7］。已有研究雖對(duì)順序FIR濾波器的實(shí)現(xiàn)進(jìn)行考慮，但很少有直接研究降低并行FIR濾波器的硬件復(fù)雜性或功耗。本研究提出將并行處理技術(shù)與并行DLMS算法結(jié)合起來(lái)，設(shè)計(jì)一種基于快速FIR算法的并行DLMS自適應(yīng)濾波器［7］。

1 并行DLMS自適應(yīng)濾波器硬件建模

1.1 快速FIR算法

并行處理能有效提高硬件吞吐量和降低硬件功耗。對(duì)于傳統(tǒng)并行濾波器，硬件成本隨并行度的增加而線性增加。在實(shí)際情況中，設(shè)計(jì)面積有限制，并行處理所產(chǎn)生的硬件開(kāi)銷(xiāo)是無(wú)法接受的。因此，有必要設(shè)計(jì)出一種新的并行FIR濾波器，比傳統(tǒng)并行FIR濾波結(jié)構(gòu)占用更少的面積。隨著集成電路技術(shù)的發(fā)展，電路速度是除面積外非常重要的因素。

1.2 并行DLMS自適應(yīng)濾波器的宏觀結(jié)構(gòu)

基于快速FIR濾波算法的基本理論，把（3×3）FFA跟DLMS自適應(yīng)濾波算法結(jié)合起來(lái)，構(gòu)建一個(gè)并行度為3的自適應(yīng)濾波器。一種直接型3并行自適應(yīng)濾波器整體結(jié)構(gòu)如圖2所示。其中，F(xiàn)IR模塊采用（3×3）FFA結(jié)構(gòu)，相較于傳統(tǒng)的DLMS自適應(yīng)濾波器，在相同的主頻下，其吞吐量提升2倍。在吞吐率在達(dá)到某一特定要求范圍內(nèi)，可適當(dāng)降低電路的主頻，并行度的提高能降低電路功耗。直接型自適應(yīng)濾波器結(jié)構(gòu)具有收斂速度快、穩(wěn)態(tài)誤差小等優(yōu)點(diǎn)。

1.3 權(quán)值更新模塊的VLSI實(shí)現(xiàn)

自適應(yīng)濾波器跟普通的FIR濾波器最主要區(qū)別是濾波器系數(shù)的產(chǎn)生機(jī)制。自適應(yīng)濾波器具有自主學(xué)習(xí)能力，不用先驗(yàn)知識(shí)，最關(guān)鍵之處在于權(quán)值更新模塊。3并行的自適應(yīng)濾波器因FIR模塊結(jié)構(gòu)復(fù)雜，3條支路都要經(jīng)過(guò)4組濾波器，借鑒傳統(tǒng)的DLMS濾波器設(shè)計(jì)方法，本研究給出的一種權(quán)值更新模塊結(jié)構(gòu)如圖3所示。

從圖3可以看出，共有3條權(quán)值更新支路，通過(guò)以上權(quán)值更新模塊產(chǎn)生9階濾波器系數(shù)。其中，H0=[w0（3k）? w3（3k）? w6（3k）]，H1=[w1（3k）? w4（3k）? w7（3k）]，H2=[w2（3k）? w5（3k）? w8（3k）]。為降低電路復(fù)雜性，將收斂因子設(shè)置成2的整數(shù)倍，可利用移位運(yùn)算來(lái)代替乘法運(yùn)算，大大降低電路面積。

2 并行自適應(yīng)濾波器的驗(yàn)證與分析

自適應(yīng)濾波器的收斂特性直接決定其性能，大部分應(yīng)用場(chǎng)景中對(duì)收斂速度和穩(wěn)態(tài)誤差要求不高，在設(shè)計(jì)自適應(yīng)濾波器時(shí)，聚焦于電路主頻、功耗、面積等核心參數(shù)。

2.1 自適應(yīng)濾波算法仿真

基于系統(tǒng)的實(shí)際需求，本研究采用Matlab軟件自適應(yīng)濾波算法進(jìn)行仿真研究。該算法采用3條支路的權(quán)值更新計(jì)算誤差，選擇誤差小的支路的權(quán)值，再返回權(quán)值更新模塊，循環(huán)往復(fù)。該算法能加快收斂速度，在一定程度上能降低穩(wěn)態(tài)誤差。

由于噪聲統(tǒng)計(jì)具有隨機(jī)性，通過(guò)并行自適應(yīng)濾波器來(lái)模擬FIR濾波器。假定FIR濾波器系數(shù)為h = [10.0， 10.5， -15.0， 41.1， 33.3， 66.6]。試驗(yàn)時(shí)把收斂條件定義為誤差信號(hào)絕對(duì)值R，分別定義三種邊界條件，即SNR=30 dB、SNR=20 dB、SNR=10 dB，統(tǒng)計(jì)結(jié)果如圖4所示。從圖4可以看出并行自適應(yīng)濾波算法的優(yōu)勢(shì)所在。

2.2 并行自適應(yīng)濾波器硬件仿真

上節(jié)已對(duì)并行DLMS算法進(jìn)行仿真比對(duì)，展現(xiàn)該算法具有良好的收斂特性。接下來(lái)對(duì)并行自適應(yīng)濾波器的硬件建模進(jìn)行功能仿真，結(jié)果如圖5所示。Desired_in信號(hào)是夾雜噪聲的輸入信號(hào)，Error_out信號(hào)是經(jīng)過(guò)自適應(yīng)濾波后的輸出值，經(jīng)過(guò)2 000 ns左右達(dá)到較好的降噪效果。該圖可充分證明本研究設(shè)計(jì)的自適應(yīng)濾波器的正確性。

2.3 性能分析

在完成RTL級(jí)設(shè)計(jì)后，對(duì)并行自適應(yīng)濾波器的整體電路進(jìn)行仿真測(cè)試，對(duì)比理想值與建模輸出的結(jié)果，驗(yàn)證設(shè)計(jì)的正確率?；赥SMC 65 nm標(biāo)準(zhǔn)工藝庫(kù)，使用綜合工具Design Compiler來(lái)完成3PDLMS自適應(yīng)濾波器硬件單元的邏輯綜合。

在對(duì)電路設(shè)計(jì)進(jìn)行仿真驗(yàn)證后，使用TSMC 65 nm標(biāo)準(zhǔn)工藝庫(kù)，在0.9 V的工作電壓下完成邏輯實(shí)現(xiàn)和綜合，最終得到的硬件速度、功耗、面積等邏輯綜合結(jié)果見(jiàn)表1。

由表1可知，本研究提出的硬件結(jié)構(gòu)是3并行9抽頭的濾波器結(jié)構(gòu)，比文獻(xiàn)［1］和文獻(xiàn)［2］中的設(shè)計(jì)具有明顯吞吐量?jī)?yōu)勢(shì)，幾乎是文獻(xiàn)［1］提出的結(jié)構(gòu)的3倍，同時(shí)功耗也減少約16%。因此，在實(shí)際應(yīng)用中，本研究提出的結(jié)構(gòu)能降低電路時(shí)鐘頻率，大大降低動(dòng)態(tài)功耗。若要進(jìn)一步優(yōu)化，可優(yōu)先對(duì)快速FIR模塊和權(quán)值更新模塊進(jìn)行優(yōu)化，以最大程度減少電路面積、降低電路功耗，并提高運(yùn)算性能。

3 結(jié)語(yǔ)

本研究對(duì)16位3并行自適應(yīng)濾波器單元進(jìn)行RTL級(jí)建模，在TSMC 65 nm標(biāo)準(zhǔn)工藝下，使用邏輯綜合工具Design Compiler對(duì)其進(jìn)行邏輯綜合實(shí)現(xiàn)。本研究設(shè)計(jì)的3并行自適應(yīng)濾波器硬件單元完成一次濾波計(jì)算要用6個(gè)時(shí)鐘周期，計(jì)算誤差最大不超過(guò)1/256，滿足精度高、延遲低的要求。采用簡(jiǎn)化3×3FFA濾波結(jié)構(gòu)，比傳統(tǒng)設(shè)計(jì)大約節(jié)省33%的硬件成本。3PDLMS濾波器結(jié)構(gòu)在同樣時(shí)鐘頻率下，吞吐率為傳統(tǒng)結(jié)構(gòu)的3倍，在延時(shí)方面減小 5.4%，面積延時(shí)積（ADP）減小11%，功耗降低16%。

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