崔益軍 張 虎 閆成剛 王成華 劉偉強

(南京航空航天大學電子信息工程學院 南京 210000)

1 引言

物理不可克隆函數(shù)(Physical Unclonable Function, PUF)可以將芯片在制備過程中的工藝誤差轉化為跟芯片一一對應的激勵響應對(Challenge and ResPonse, CRP)，這種激勵響應對在硬件上具有不可克隆的特性。通?？梢园堰@些激勵響應對看成是芯片的數(shù)字指紋或者DNA，并用來進行身份認證或安全加密[1-3]。PUF作為一種新型的硬件安全原語，在資源受限及低功耗的場景下的安全實體認證和密鑰生成，如物聯(lián)網(wǎng)、邊緣計算，有著廣泛的應用前景，具有極高的研究價值[4]。根據(jù)PUF可以產(chǎn)生的激勵響應對的數(shù)量不同，PUF可以分為強PUF和弱PUF，強PUF有著與輸入激勵呈指數(shù)關系的CRPs，多用于實體認證[5]，而弱PUF只有少量的CRPs，多用于密鑰生成[6]。

到目前為止，國內外已經(jīng)提出了多種PUF電路結構，包括延遲類、存儲器類和模擬混合信號類等。延遲類的PUF如仲裁器(Arbiter)PUF[7,8]，環(huán)形振蕩器(RO)PUF等由于采用門級電路設計，可以很方便地在FPGA上實現(xiàn)[9-11]，但是電路對路徑有著高對稱的要求和對環(huán)境的敏感性，使得性能表現(xiàn)一般。存儲類PUF一般都是弱PUF結構，如SRAM PUF、蝶形PUF等[12,13]。由于專用集成電路的高速發(fā)展，使得模擬混合信號類的PUF設計成本大大降低，同時專用集成電路可以對電路的布線，差異的提取有著更加靈活的設計，因此模擬混合信號類PUF有著明顯的優(yōu)勢[14]。

在設計PUF電路中，對差異的精確提取直接決定著PUF的穩(wěn)定性的好壞，同時，由于有著高安全性的要求，需要激勵響應對有著足夠復雜的關系，防止被建?；驒C器學習攻破[15,16]。在已有的 PUF的電路設計中，亞閾值電流陣列對工藝差異有著很高的敏感性[17]，當陣列增加時，激勵與響應之間的非線性度加大，被成功預測的可能性大幅度降低，非常適用于高安全性的PUF電路設計。文獻[18]通過將金屬氧化物半導體(Metal Oxide Semiconductor,MOS)管柵極和源極短接的方式使電路工作在深亞閾值區(qū)，并通過多單元的串聯(lián)組成電阻陣列提取失配電阻的電壓輸出差異并形成對應的PUF響應，但此類電路靜態(tài)功耗過高，不適用于低成本的物聯(lián)網(wǎng)節(jié)點。文獻[19]通過對亞閾值區(qū)可選擇的MOS管陣列進行充放電，利用失配導致的電容電壓差異來生成PUF響應，雖然進一步增加了激勵與響應的復雜關系，但是整個電路的單元面積也變得較大。

本文采用了亞閾值電流陣列的結構，面向物聯(lián)網(wǎng)等資源受限的應用場景，設計了一種面積小，功耗低，唯一性和可靠性高的PUF電路。

2 亞閾值電流陣列分析

為了分析亞閾值電流陣列的電路特性，本文搭建了一種簡單的兩管結構的亞閾值電路陣列，其結構如圖1所示。圖1中的M1和M2的柵極電壓Vbias相等，并處于亞閾值區(qū)，Mt是控制管，當輸入為高電平時，通過Mt管的電流由式(1)表示

其中，Vth1和Vth2分別表示M1和M2的閾值電壓，Is為反向飽和電流，m為亞閾值斜率系數(shù)，VT為熱電壓。由式(1)可知，電流I與M1和M2的閾值電壓之間是非線性的，Vout=VDD-I×t/C為輸出的動態(tài)放電電壓，t為放電時間，C為總負載。因此，Vout與Vth1和Vth2之間是強非線性關系，當并聯(lián)的放電管增加時，閾值電壓的變量增加，同時Vp電壓值也會隨之改變，使得這種非線性關系會更加復雜，從而極大地加大了對其建模預測Vout值的難度。

開關S1和S2同樣是由MOS管實現(xiàn)的。為了降低開關管S1和S2對M1和M2的影響，一般會采用比M1和M2的寬長比大10倍的MOS管作為開關，以此降低自生分壓的差異對電路的影響。但是這種方式犧牲了相當一部分面積，當陣列的規(guī)模增加時，這種面積的損失會更大。因此，可以將電路優(yōu)化設計為圖1(b)所示，通過柵控電路來實現(xiàn)功能。當S2為“1”時，Vbias輸入M2，此時S2'為“0”。柵控電路的尺寸可以設置的與M2等效，總面積相較于圖1(a)中的設計明顯降低，因為本文也采用圖1(b)中的設計。

圖1 亞閾值電路

如式(1)所示，場效應管亞閾值區(qū)的電流受到多個因素的影響，如Is中寬長比，指數(shù)性關系中的閾值電壓和柵源電壓以及源漏電壓調配的影響。其中，閾值電壓和寬長比都受到工藝誤差的影響，當處在多級陣列中時，線性和非線性混合的電流電壓關系會極大的復雜化整個放電過程，使得其輸出無法被準確預測，文獻[19]中也論證了其安全特性。除此之外，柵控電路由于工藝誤差也會存在一定程度的失配，會使得每一個放電管的柵極電壓并不是完全一致，從而引進了另一種非線性因素，進一步提升機器學習攻擊的難度。因此，基于亞閾值電流陣列的PUF電路極大地提高了抗模型攻擊能力。除了對亞閾值電流陣列的選擇和優(yōu)化外，外部的放電方案的設計優(yōu)化對電路面積和性能也至關重要，相關內容將在PUF電路設計中進行討論。

3 基于亞閾值電流陣列的PUF電路設計

3.1 PUF單元設計

本文所提出的亞閾值電流陣列強PUF電路單元結構如圖2所示，包括亞閾值電流陣列(Sub-threshold Current Array, SCA)，交叉耦合放大電路MP1和MP2，開關控制和負載電容。PUF電路單元的工作原理如下：當EN輸入低電平，ENB輸入為高電平，此時PMOS管MP3和MP4導通，將MP1和MP2的柵極電壓通過C1和C2充電為高電平，而NMOS管MN1和MN2關斷，同時Vbias電壓接地，整個電路保持為初始狀態(tài)。當EN電壓從低電平變?yōu)楦唠娖剑褽NB從高電平降為低電平時，MP3和MP4管關斷，MN1和MN2管導通，Vbias電壓逐漸升高，將SCA0和SCA1通過激勵{WL0，WL1，···，WLn}選擇一部分開關開啟，從而決定{M0，M1，···，Mn}選擇是否接通Vbias，配置到亞閾值區(qū)。此時負載C1和C2的電荷會通過相同的亞閾值陣列放電逐漸降低，由于失配的存在，放電的電壓會產(chǎn)生差異，再通過MP1和MP2的交叉耦合結構放大，產(chǎn)生1 bit的數(shù)字響應信號。

圖2 亞閾值電流陣列強PUF單元結構

在PUF單元電路中，負載電容的主要目的是增加放電常數(shù)，降低放電速度，從而對差異輸出產(chǎn)生更好的放大效果。亞閾值放電陣列的MOS管選用最小的標準管(120 nm/40 nm)，由于MP1-MP4和MN1, MN2為共用管，為了降低其本身的失配影響，其尺寸需要特殊設計。本文設計的共用電路管尺寸和電容規(guī)格如表1所示。

表1 設計中所用參數(shù)

3.2 整體結構設計

相對于單元設計，本文整體電路采用了64 bit的輸入激勵陣列單元，為了輸出對應的響應位數(shù)，同樣采用了64 bit輸出。因此，電路需要有對應的64個基本PUF單元。圖3所示為PUF單元輸入激勵后生成一位響應的波形圖。由圖可以看出，從使能信號EN上升到響應生成的階段只有1.6 ns左右，具有極快的PUF響應生成速度。

圖3 PUF單元生成響應的波形

為了提高電路輸出的穩(wěn)定性，本文在PUF單元陣列的后級增加了時間多數(shù)表決(Time Majority Voter, TMV)，如圖4。時間多數(shù)表決可以通過多次(該文使用了7次)地測量并寄存輸出數(shù)據(jù)，最后輸出的值為寄存值的多數(shù)。比如，當寄存器輸出“0”的個數(shù)大于等于4時，輸出為“0”，否則，輸出為“1”。雖然TMV在一定的程度上降低了響應生成時間和電路的硬件效率，但是可以有效地提高PUF電路的穩(wěn)定性，具體對比在第4節(jié)進行說明。

圖4 基于亞閾值電流陣列的 PUF 電路整體方案

3.3 PUF單元版圖設計

作為PUF電路，除了電路結構層面的設計，電路的排布也是影響電路最終結果的一大因素。因此，為了優(yōu)化電路的性能，需要對電路的版圖進行詳細的設計。該文在設計電路版圖的排布時，綜合考慮了電路的對稱性、差異性和硬件效率等因素，整個PUF單元的版圖如圖5上所示。

在電路的對稱性方面，將相同激勵控制的柵控差異對管組成的部分(記為1個CELL)排布在一起，同時為了增大要提取MOS管的差異性，將兩個MOS管分別置于兩端，與其他4個控制管沿Y 軸對稱，且將其柵孔與控制管相反放置，如圖5下所示。這樣的排布，工業(yè)制備時，由于差異對管的中心點不在控制管的中心線上，會因為移動對焦的抖動導致更多的MOS管失配，而這是我們所需要的，大的電路失配差異對PUF電路的穩(wěn)定性和可靠性都有一定的提升。為了提高版圖的面積效率，兩個CELL共用一個接地有源區(qū)，分別位于有源區(qū)的上和下對稱分布。如果更多的CELL接入同一有源區(qū)，會導致金屬層連線的復雜和層數(shù)的增加，產(chǎn)生更多影響輸出的電容寄生。

由圖5所示的版圖可以得到，整個PUF單元也是沿Y軸中心對稱的，PUF單元的總面積為377.4 μm2，CELL的面積為5.56 μm2?？梢灾庇^地看到，本文提出的基于亞閾值電流陣列的PUF電路所占面積較小，適合資源受限的應用場景。

圖5 PUF 單元版圖設計(上)和 CELL 版圖設計(下)

4 電路仿真結果和分析

為了進一步驗證本文提出的PUF電路的性能，本節(jié)在40 nm工藝下搭建了亞閾值電流陣列強PUF結構，激勵輸入共64位。通過在Cadence中進行仿真分析，計算了所提強PUF結構的功耗，通過蒙特卡羅仿真分析，在不同的環(huán)境溫度和電壓下輸入多組激勵，采集響應值。在此之后，計算PUF的唯一性、穩(wěn)定性和可靠性。

4.1 唯一性

唯一性表征不同的芯片響應之間的隨機特性，通過芯片的片間漢明距離(inter Hamming distance)分布來評估。唯一性可以通過式(2)計算

其中，k表示芯片的數(shù)量，Rdi表 示第i塊芯片的PUF響應值，HD為兩個芯片響應值的漢明距離，r表示PUF響應的位數(shù)。

為了評估所提強PUF的唯一性特性，本文進行了200次不同的PUF芯片的仿真，在27℃，1.1 V標準溫度和電壓下采集了1000個激勵響應對，通過計算不同芯片間的漢明距離，統(tǒng)計片間漢明距離的分布，其結果如圖6所示。計算結果表明，所提PUF電路的片間漢明距離為48.85%，與理想值50%十分接近。標準差為2.4%，3σ分布也很緊湊，表明其偏移值很小，由此可見所提的PUF性能很好。

圖6 PUF的片間漢明距離分布

4.2 穩(wěn)定性

穩(wěn)定性指PUF芯片受外界環(huán)境噪聲的影響下保持輸出不變的能力

其中，N為相同激勵下測試PUF輸出的次數(shù)，R0為第1次測量的值，n為采集的激勵響應對的個數(shù)。

雖然無法測量到實際環(huán)境下PUF芯片的值，但是我們可以在評估其性能時添加噪聲信號模擬外部環(huán)境，并通過多次測量計算平均輸出值來衡量。

本文在27℃，1.1 V的電壓條件下進行仿真，加入了100 kHz～10 GHz帶寬的噪聲環(huán)境，此噪聲環(huán)境相對于實際環(huán)境已經(jīng)足夠嚴苛。在多次進行蒙特卡羅仿真測量中，采集了8000個激勵響應對。并對其結果的穩(wěn)定性評估。圖7展示了隨著采集到的激勵響應對的增加，PUF不穩(wěn)定位的比重的變化情況。Native為不加任何提高穩(wěn)定性的措施時PUF的變化情況，TMV-7為對每一位的輸出添加了7級的時間多數(shù)表決的變化情況。

由圖7可知，隨著激勵的增加，不穩(wěn)定的位數(shù)是呈現(xiàn)下降趨勢的，Native的情況下7000個激勵時不穩(wěn)定位為8.29%。當增加7位的時間多數(shù)表決時，不穩(wěn)定位降到0.84%，表明TMV操作可以很好地降低噪聲對穩(wěn)定性帶來的影響。同時，這個結果在輕量級PUF中是一個極優(yōu)異的表現(xiàn)。

圖7 CRPs的數(shù)量與不穩(wěn)定位的關系

4.3 可靠性

可靠性指PUF芯片受溫度和電壓變化時輸出保持不變的能力，理想值為100%，可以通過片內漢明距離表示

其中，p和q表示電壓和溫度變化的范圍，v0,t0分別表示標準情況下的電壓和溫度。

可靠性依舊可以通過蒙特卡羅進行仿真實驗，本文設置了溫度的范圍為-20～80°C，間隔10°C，電壓的范圍為0.9～1.3 V，間隔為0.1 V，同時采集了10000個激勵響應對。片內漢明距離結果分布如圖8所示。由圖可知，片內漢明距離的平均值為0.53%，標準差為0.0337。越低的片內漢明距離表明PUF的可靠性越好。通過計算，本文所提PUF電路的可靠性為99.47%，與理想值100%十分接近。

圖8 片內漢明距離分布

4.4 性能對比

本文提出的PUF結構與其他相近PUF結構的性能及資源消耗對比如表2所示。從表中可以看到，在采用64 bit激勵的情況下，本PUF電路所占單元面積在所有參考文獻中最小，即使考慮不同制程帶來的面積的影響，其整體等效利用率仍最高。從功耗來說，本文所提出PUF每生成1 bit的響應所消耗的能量是0.29 pJ，為所有文獻中最低。同時，本文所提出的結構擁有極高的輸出響應速率，可以降低PUF認證的時延消耗。此外，在穩(wěn)定性上本PUF電路結構輸出較為穩(wěn)定，在不加任何糾錯或掩蔽等輔助電路時不穩(wěn)定位占比僅為0.84%，本征穩(wěn)定性極高。

表2 本文PUF電路與其他PUF結構的性能對比

5 結束語

本文引入了亞閾值電流放電作為低成本PUF的解決方案，這種方案的非線性性能夠極大地提升PUF電路的性能。為了減少面積消耗，本文設計了全新的柵控電路，使得亞閾值電流陣列的面積大大減少。同時，通過引入可以降低溫度影響的交叉耦合PMOS管作為放大電路，提升了PUF電路的可靠性與穩(wěn)定性。再者，該文設計了一種小巧且對稱的版圖排布，以減少電路中線路長短不一對輸出的額外影響。最后，本文通過模擬仿真和分析，證明了所提PUF電路設計的有效性。