胡澤雄, 游利兵, 寸超, 王宏偉, 范軍,王琪, 張艷琳, 方曉東,3

(1 中國科學(xué)技術(shù)大學(xué)環(huán)境科學(xué)與光電技術(shù)學(xué)院, 安徽 合肥 230026;2 中國科學(xué)院合肥物質(zhì)科學(xué)研究院安徽光學(xué)精密機(jī)械研究所,安徽省光子器件與材料重點(diǎn)實(shí)驗(yàn)室, 安徽 合肥 230031;3 深圳技術(shù)大學(xué)新材料與新能源學(xué)院, 廣東 深圳 518118;4 合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院, 安徽 合肥 230009;5 深圳盛方科技有限公司, 廣東 深圳 518173)

0 引 言

準(zhǔn)分子激光器是目前紫外波段輸出功率最大的激光器件,在工業(yè)、醫(yī)療、科研等領(lǐng)域均有廣泛的應(yīng)用。在科研領(lǐng)域中,準(zhǔn)分子激光器可用于材料科學(xué)、表面科學(xué)和光譜學(xué)等學(xué)科的研究,如激光剝蝕、激光誘導(dǎo)熒光、脈沖激光沉積;在工業(yè)領(lǐng)域中,其主要集中應(yīng)用于微加工和材料表面改性等方面,如半導(dǎo)體光刻、低溫硅退火、高密度電路板制作以及布拉格光柵制作等;在醫(yī)療領(lǐng)域中,準(zhǔn)分子激光器主要應(yīng)用于眼科和皮膚病治療[1]。準(zhǔn)分子激光器具有寬頻帶和工作介質(zhì)密度低等特性,在放大超短脈沖方面表現(xiàn)出獨(dú)特的優(yōu)勢(shì)。固體摻鈦藍(lán)寶石激光器輸出紅外飛秒脈沖,將該脈沖直接進(jìn)行頻率轉(zhuǎn)換或?qū)⑵湎冗M(jìn)行放大再利用頻率轉(zhuǎn)換技術(shù)可得到紫外脈沖激光,將該紫外脈沖激光作為種子光,再利用準(zhǔn)分子激光器實(shí)現(xiàn)放大,可將微焦量級(jí)飛秒紫外激光脈沖放大到毫焦級(jí)大能量輸出。而準(zhǔn)分子激光器作為放大器實(shí)現(xiàn)對(duì)種子光的放大,要求飛秒激光器和準(zhǔn)分子激光器在時(shí)間上精確同步,即種子光與準(zhǔn)分子激光的快放電同步,從而使種子光進(jìn)入準(zhǔn)分子激光器時(shí)處于最佳增益狀態(tài)[2]。

目前國外的脈沖延時(shí)設(shè)備技術(shù)指標(biāo)高且功能完善,應(yīng)用普遍性強(qiáng),如美國BNC 公司生產(chǎn)的745T 等產(chǎn)品,但這些設(shè)備沒有涉及到溫度等因素對(duì)元器件的影響,不具備反饋調(diào)節(jié)的功能。同時(shí),這些設(shè)備一般是電信號(hào)輸入輸出,沒有考慮在準(zhǔn)分子激光器高電磁干擾環(huán)境下運(yùn)行的情況,不能很好地滿足準(zhǔn)分子激光器與外部設(shè)備的同步需求。國內(nèi)對(duì)于脈沖延時(shí)同步系統(tǒng)的研究基本是由高校和研究所等科研機(jī)構(gòu)進(jìn)行,多用于特定設(shè)備,如超高速分幅相機(jī)等[3]。對(duì)于準(zhǔn)分子激光延時(shí)同步系統(tǒng)大多采用內(nèi)觸發(fā)方式,同時(shí)延時(shí)精度較低,最高為1 ns[4],目前針對(duì)準(zhǔn)分子激光器與其他設(shè)備之間外觸發(fā)脈沖的高精度延時(shí)同步系統(tǒng)的研發(fā)尚未有深入的研究。本文針對(duì)脈沖延時(shí)的精度和抖動(dòng)問題展開分析和研究,設(shè)計(jì)和研制了一種低抖動(dòng)的延時(shí)同步系統(tǒng),以滿足準(zhǔn)分子激光器與飛秒激光器同步的要求。

1 準(zhǔn)分子激光低抖動(dòng)延時(shí)同步系統(tǒng)整體設(shè)計(jì)

如圖1 所示,準(zhǔn)分子激光低抖動(dòng)延時(shí)同步系統(tǒng)主要由FPGA 主控模塊、可編程延時(shí)芯片(PDC)細(xì)延時(shí)模塊、TDC-GP22 時(shí)間測(cè)量模塊與單片機(jī)(SCM)數(shù)據(jù)處理模塊組成。FPGA 主控模塊用于捕獲外部觸發(fā)信號(hào)上升沿、對(duì)外部觸發(fā)信號(hào)進(jìn)行10 ns 步進(jìn)的粗延時(shí)、處理PDC 細(xì)延時(shí)模塊需要接收的數(shù)據(jù)、接收單片機(jī)處理后的時(shí)間差信號(hào)以及控制準(zhǔn)分子激光器充放電等;PDC 細(xì)延時(shí)模塊實(shí)現(xiàn)外部觸發(fā)信號(hào)10 ps 步進(jìn)的細(xì)延時(shí),同時(shí)將延時(shí)后的準(zhǔn)分子激光觸發(fā)脈沖信號(hào)作為光信號(hào)輸出;TDC-GP22 時(shí)間測(cè)量模塊實(shí)現(xiàn)對(duì)飛秒激光器觸發(fā)信號(hào)與準(zhǔn)分子激光器觸發(fā)信號(hào)時(shí)間差的測(cè)量,同時(shí)將時(shí)差數(shù)據(jù)通過串行外設(shè)接口(SPI)發(fā)送給單片機(jī);單片機(jī)數(shù)據(jù)處理模塊實(shí)現(xiàn)TDC-GP22 時(shí)間測(cè)量數(shù)據(jù)的讀取并進(jìn)行處理,再將處理后的數(shù)據(jù)發(fā)送給FPGA 主控模塊。

圖1 準(zhǔn)分子激光低抖動(dòng)延時(shí)同步系統(tǒng)框圖Fig.1 Block diagram of time-delay synchronization system with low jitter for excimer

目前常見的準(zhǔn)分子激光器放電回路如圖2 所示。高壓電源在充電使能信號(hào)作用下對(duì)儲(chǔ)能電容C1 充電,當(dāng)C1 上的電壓值達(dá)到充電信號(hào)設(shè)定的電壓值時(shí),高壓電源停止工作,此時(shí)儲(chǔ)能電容C1 的電壓保持不變;隨后準(zhǔn)分子激光觸發(fā)脈沖信號(hào)控制閘流管K 導(dǎo)通,C1 上的電荷向放電電容C2 轉(zhuǎn)移;當(dāng)C2 兩端電壓上升到臨界值時(shí),放電腔的工作氣體被擊穿放電,產(chǎn)生準(zhǔn)分子激光輸出[5,6]。在這個(gè)過程中,當(dāng)種子光進(jìn)入準(zhǔn)分子激光放大區(qū)時(shí),準(zhǔn)分子激光需要精確同步放電,而準(zhǔn)分子激光放電是通過準(zhǔn)分子激光觸發(fā)脈沖信號(hào)控制閘流管K 導(dǎo)通來控制的,即需要控制種子光與準(zhǔn)分子激光器觸發(fā)脈沖信號(hào)的時(shí)序同步。由于氣體擊穿需要高電壓、大電流,在準(zhǔn)分子激光放電過程中會(huì)帶來強(qiáng)電磁干擾[7],故而系統(tǒng)的輸入輸出信號(hào)均通過光纖進(jìn)行信號(hào)傳輸,從而有效抑制準(zhǔn)分子激光電磁干擾對(duì)系統(tǒng)的影響。

圖2 準(zhǔn)分子激光器的典型放電回路Fig.2 Typical discharge circuit for excimer lasers

2 FPGA 與可編程延時(shí)芯片模塊設(shè)計(jì)

2.1 FPGA 主控模塊設(shè)計(jì)

FPGA 主控模塊的設(shè)計(jì)如圖3 所示,其核心是處理芯片,處理芯片的外圍電路包括光纖發(fā)送模塊、光纖接收模塊、電平接收模塊等。FPGA 通過鎖相環(huán)(PLL)電路將外圍的50 MHz 的主頻晶振倍頻到200 MHz;FPGA 利用內(nèi)部邏輯門產(chǎn)生不同頻率的充電電壓信號(hào),通過OUT2 輸出口發(fā)送給光纖發(fā)射器以完成電光轉(zhuǎn)換,將充電電壓信號(hào)以光信號(hào)形式發(fā)送給準(zhǔn)分子激光器;FPGA 接收外部觸發(fā)信號(hào)并捕獲其上升沿,通過對(duì)外部觸發(fā)信號(hào)頻率的測(cè)算控制充電使能信號(hào)的頻率,通過OUT3 輸出口發(fā)送到光纖發(fā)射器完成電光轉(zhuǎn)換以光信號(hào)形式發(fā)送給準(zhǔn)分子激光器,使得準(zhǔn)分子激光器在下一個(gè)脈沖觸發(fā)信號(hào)到來前完成對(duì)充電電容C1 的充電,從而降低充電電容長(zhǎng)時(shí)間處于充電狀態(tài)對(duì)閘流管壽命的影響。通過200 MHz 的PLL 時(shí)鐘,利用FPGA 內(nèi)部的邏輯門計(jì)數(shù)器實(shí)現(xiàn)對(duì)10 ns 步進(jìn)的粗延時(shí)[8],將粗延時(shí)后的準(zhǔn)分子激光觸發(fā)信號(hào)通過OUT1 輸出口發(fā)送給可編程延時(shí)芯片模塊,同時(shí)通過D[0:9]控制可編程延時(shí)芯片模塊細(xì)延時(shí)時(shí)間。

圖3 FPGA 主控模塊設(shè)計(jì)框圖Fig.3 Block diagram of FPGA main control module design

2.2 可編程延時(shí)芯片模塊細(xì)延時(shí)設(shè)計(jì)

可編程延時(shí)芯片模塊細(xì)延時(shí)部分通過安森美公司生產(chǎn)的MC100EP195 芯片完成10 ns 內(nèi)的時(shí)間延時(shí),該芯片可以實(shí)現(xiàn)在2.2～12.4 ns 內(nèi)以10 ps 步進(jìn)精確調(diào)整延時(shí)時(shí)間,MC100EP195 的內(nèi)部邏輯圖如圖4所示[9]。延遲單元包含一個(gè)可編程門陣列和一個(gè)多路復(fù)用器。借助控制信號(hào)LEN 在10 條輸入數(shù)據(jù)線D9-D0 中設(shè)置所需的延遲時(shí)間,脈沖信號(hào)從輸入端到輸出端的延時(shí)時(shí)間為

圖4 MC100EP195 可編程延遲芯片的邏輯圖Fig.4 Logic diagram of the MC100EP195 programmable delay chip

式中:D為數(shù)據(jù)線D9-D0 的組合輸入,其值為20～210?1;ts為其延時(shí)步進(jìn);t′為固定初始延遲時(shí)間,這是芯片內(nèi)置的多路復(fù)用器導(dǎo)致的,t′=2.4 ns。故而MC100EP195 的可編程延時(shí)時(shí)間約為2.2～12.4 ns。若延時(shí)10 ps,則設(shè)置D9-D0 的值為0000000001;若延時(shí)1 ns,則設(shè)置D9-D0 的值為0001100100[10]。

MC100EP195 采用低壓正發(fā)射極耦合(LVPECL) 電平傳輸信號(hào), 使用安森美公司生產(chǎn)的MC100LVELT20 芯片, 將FPGA 粗延時(shí)后發(fā)送給可編程延時(shí)芯片模塊的觸發(fā)脈沖信號(hào)由LVCMOS 電平轉(zhuǎn)換為L(zhǎng)VPECL 電平,使用安森美公司生產(chǎn)的MC100ELT21 芯片將可編程延時(shí)芯片細(xì)延時(shí)后輸出的觸發(fā)脈沖信號(hào)由LVPECL 電平轉(zhuǎn)換為TTL 電平,并發(fā)送給光纖發(fā)射器轉(zhuǎn)換成光信號(hào)作為低抖動(dòng)延時(shí)同步系統(tǒng)的輸出信號(hào)[11,12]。

3 TDC-GP22 時(shí)間測(cè)量模塊設(shè)計(jì)

圖5 為MC100EP195 實(shí)測(cè)延時(shí)與輸入延時(shí),溫度對(duì)其延時(shí)時(shí)間的影響最大可以達(dá)到1.5 ns,而且隨著延時(shí)時(shí)間的增大,溫度對(duì)其影響越來越明顯。同時(shí)整個(gè)系統(tǒng)的硬件固有延時(shí)等也對(duì)溫度的變化比較敏感[13,14]。使用TDC-GP22 時(shí)間測(cè)量模塊對(duì)輸出脈沖信號(hào)與外部觸發(fā)信號(hào)的時(shí)間差進(jìn)行測(cè)量,將測(cè)得時(shí)間差數(shù)據(jù)通過單片機(jī)進(jìn)行實(shí)時(shí)處理,用以在下次延時(shí)處理時(shí)對(duì)可編程延時(shí)芯片的細(xì)延時(shí)時(shí)間進(jìn)行微調(diào),實(shí)現(xiàn)對(duì)延時(shí)時(shí)間的閉環(huán)控制,從而提高延時(shí)穩(wěn)定性[15]。

圖5 MC100EP195 實(shí)測(cè)延時(shí)與輸入延時(shí)Fig.5 Measured delay and input delay of MC100EP195

3.1 TDC-GP22 時(shí)間測(cè)量模塊

TDC-GP22 是ACAM 公司生產(chǎn)的雙通道時(shí)間數(shù)字轉(zhuǎn)換器,用于測(cè)量?jī)擅}沖信號(hào)的時(shí)間差,捕獲方式為上升沿捕獲或者下降沿捕獲,最多可以同時(shí)捕獲4 個(gè)脈沖,其芯片內(nèi)部邏輯圖與外圍電路圖如圖6 所示。TDC-GP22 芯片有兩種測(cè)量模式及多種測(cè)量方式[16?18]。測(cè)量模式一可測(cè)量3.5 ns～2.4μs 的時(shí)間范圍,可選擇2 個(gè)STOP 通道相對(duì)于1 個(gè)STA 通道或1 個(gè)STOP 通道相對(duì)于1 個(gè)STA 通道兩種方式;測(cè)量模式二可測(cè)量500 ns～4 ms 的時(shí)間范圍,測(cè)量方式為1 個(gè)STOP 通道對(duì)應(yīng)1 個(gè)STA 通道[19?21]。系統(tǒng)使用測(cè)量模式一中2 個(gè)STOP 通道相對(duì)于1 個(gè)STA 通道的方式,輸入信號(hào)主要為起始觸發(fā)信號(hào)STA、飛秒激光器觸發(fā)脈沖信號(hào)(即系統(tǒng)輸入觸發(fā)脈沖信號(hào))STOP1、準(zhǔn)分子激光器觸發(fā)脈沖信號(hào)(即系統(tǒng)輸出觸發(fā)脈沖信號(hào))STOP2。該方式測(cè)量范圍為3.5 ns～2.4μs,典型精度為90 ps,測(cè)量方式為在捕獲STA 信號(hào)上升沿后的2.4μs 內(nèi)進(jìn)行信號(hào)STOP1 與STOP2 上升沿的捕獲,分別測(cè)量STOP1 與STA 之間的時(shí)間差t1、STOP2 與STA 之間的時(shí)間差t2,再計(jì)算兩者之差,輸出的則是STOP1 與STOP2 之間的相對(duì)時(shí)間差。

圖6 TDC-GP22 芯片內(nèi)部邏輯圖與外圍電路圖Fig.6 Internal logic diagram and peripheral circuit diagram of TDC-GP22 chip

3.2 通信協(xié)議

TDC-GP22 通過四線SPI 控制,分別為片選(SSN)、時(shí)鐘(SCK)、數(shù)據(jù)接收(SI)、數(shù)據(jù)發(fā)送(SO),通過SPI 通信對(duì)GP22 進(jìn)行寄存器配置、數(shù)據(jù)讀取、控制指令等操作。除了SPI 通信接口之外,還包括復(fù)位信號(hào)RTN 與中斷信號(hào)INT,TDC-GP22 復(fù)位操作可通過單片機(jī)控制RTN 信號(hào)處于低電平復(fù)位,而中斷信號(hào)在發(fā)出測(cè)量的指令后,信號(hào)處于高電平,當(dāng)有信號(hào)被捕獲成功后,信號(hào)拉低,通過這種方式單片機(jī)可以高效率地進(jìn)行數(shù)據(jù)讀取。

3.3 時(shí)差數(shù)據(jù)處理

使用STM32 單片機(jī)對(duì)TDC-GP22 的數(shù)據(jù)進(jìn)行實(shí)時(shí)處理,具體型號(hào)為STM32F103CBT6。通過IO 口PB1、PB2、PB3、PB4 與TDC-GP22 模塊的SSN、SCK、SI、SO 相連進(jìn)行SPI 協(xié)議通信;通過IO 口PB0、PB5 與TDC-GP22 模塊的RST、INT 相連接進(jìn)行復(fù)位和中斷控制。

首先單片機(jī)發(fā)送初始化指令,開始校準(zhǔn)TDC 指令,等待中斷。TDC 單元的每個(gè)通道可以測(cè)量4 次,通過TDC-GP22 中寫寄存器1 的Bit16-19(HIT1)以及20-23(HIT2)自由定義算數(shù)邏輯單元(ALU)選擇計(jì)算哪兩個(gè)信號(hào)之間的時(shí)差。設(shè)定STOP1 為HIT2 通道1,STOP2 為HIT1 通道1;發(fā)送INIT 指令等待信號(hào)捕獲;將STOP1 與STA 的時(shí)差數(shù)據(jù)以及STOP2 與STA 的時(shí)差數(shù)據(jù)作為THIT2和THIT1存儲(chǔ)起來。測(cè)量的分辨率會(huì)隨著溫度和電壓的改變而改變,所以TDC-GP22 的ALU 需要內(nèi)部校正測(cè)量結(jié)果。TDC 測(cè)量一個(gè)和兩個(gè)參考時(shí)鐘周期,這兩個(gè)數(shù)據(jù)作為TCal1和TCal2存儲(chǔ)起來,兩者相減之后為真實(shí)的一個(gè)時(shí)鐘周期[22]。最終輸出STOP2 與STOP1 的時(shí)差,其計(jì)算公式為

單片機(jī)上IO 口PA9、PA10 通過通用異步收發(fā)傳輸器(UART)將處理后的時(shí)間差信號(hào)數(shù)據(jù)發(fā)送給FPGA 進(jìn)行處理,數(shù)據(jù)格式為6 位8 Byte,首位數(shù)據(jù)D1為正負(fù)標(biāo)識(shí),當(dāng)數(shù)據(jù)大于0,為0x00,否則為0xFF,其他數(shù)據(jù)D2、D3、D4、D5、D6為時(shí)間差數(shù)據(jù)。

4 系統(tǒng)性能測(cè)試

按照以上實(shí)現(xiàn)方案,利用AltiumDesinger 軟件設(shè)計(jì)完成的硬件電路版圖和焊接調(diào)試后的電路主體實(shí)物圖如圖7 所示。

圖7 (a)硬件電路版圖;(b)電路主體實(shí)物圖Fig.7 (a)The hardware circuit layout;(b)The circuit main body

使用AFG3101 信號(hào)發(fā)生器作為外觸發(fā)信號(hào)源,頻率設(shè)置為100 Hz,脈寬為1μs,上升沿、下降沿均為5 ns,通過光纖接收器HFBR-1527 轉(zhuǎn)換為光信號(hào)輸入延時(shí)同步系統(tǒng);使用光纖發(fā)射器HFBR-2526 將延時(shí)同步系統(tǒng)輸出的光信號(hào)轉(zhuǎn)換為電信號(hào)并作為示波器測(cè)試信號(hào);使用LeCroy354A 示波器(帶寬為500 MHz,采樣率為2 G/S)測(cè)試系統(tǒng)延時(shí)后的輸出信號(hào),首先測(cè)試系統(tǒng)的粗細(xì)延時(shí)功能,其次測(cè)試輸出信號(hào)的抖動(dòng)性能,系統(tǒng)性能測(cè)試主要針對(duì)上述兩方面進(jìn)行。

4.1 系統(tǒng)粗細(xì)延時(shí)功能測(cè)試

系統(tǒng)10 ns 步進(jìn)的粗延時(shí)功能由FPGA 計(jì)數(shù)器實(shí)現(xiàn),在延時(shí)時(shí)間150 ～250 ns 之間以10 ns 為步進(jìn),每個(gè)步進(jìn)輸出100 個(gè)延時(shí)脈沖。圖8 為延時(shí)輸出信號(hào)以外觸發(fā)信號(hào)為基準(zhǔn)的波形余輝圖,系統(tǒng)粗延時(shí)功能正常。

圖8 10 ns 延時(shí)步進(jìn)波形余輝圖Fig.8 Persistence graph of 10 ns delay step waveform

由于示波器帶寬限制和輸出信號(hào)抖動(dòng)的影響,1 ns 以內(nèi)延時(shí)示波器觀測(cè)效果并不理想。10 ns 以內(nèi)細(xì)延時(shí)均由可編程延時(shí)芯片完成,以1 ns 步進(jìn)進(jìn)行延時(shí),也可驗(yàn)證細(xì)延時(shí)功能。在延時(shí)時(shí)間95～105 ns 之間,以1 ns 為步進(jìn),每個(gè)步進(jìn)輸出100 個(gè)延時(shí)脈沖,輸出波形余輝顯示如圖9 所示,系統(tǒng)細(xì)延時(shí)功能正常。

圖9 1 ns 延時(shí)步進(jìn)波形余輝圖Fig.9 Persistence graph of 1 ns delay step waveform

4.2 系統(tǒng)輸出信號(hào)抖動(dòng)測(cè)試

系統(tǒng)輸出信號(hào)抖動(dòng)也是延時(shí)同步系統(tǒng)的重要技術(shù)指標(biāo)。將系統(tǒng)延時(shí)時(shí)間設(shè)置為不同值,系統(tǒng)持續(xù)輸出5 min,通過示波器波形余輝圖觀察輸出脈沖信號(hào)相較輸入脈沖信號(hào)的抖動(dòng)。如圖10 所示,圖10(a)、(b)分別為閉環(huán)控制下的100 ns、2000 ns 延時(shí)輸出脈沖抖動(dòng),圖10(c)、(d)分別為非閉環(huán)控制下的100 ns、2000 ns 延時(shí)輸出脈沖抖動(dòng)。很明顯,時(shí)間測(cè)量模塊對(duì)延時(shí)時(shí)間的閉環(huán)控制有效地控制了延時(shí)后的輸出脈沖抖動(dòng)。具體數(shù)據(jù)如表1 所示。

表1 不同延時(shí)時(shí)間設(shè)置下實(shí)際輸出脈沖延時(shí)時(shí)間與抖動(dòng)數(shù)據(jù)Table 1 The actual output pulse delay time and jitter data under different delay time settings

圖10 (a)閉環(huán)控制下延時(shí)100 ns 的輸出脈沖抖動(dòng);(b)閉環(huán)控制下延時(shí)2000 ns 的輸出脈沖抖動(dòng);(c)非閉環(huán)控制下延時(shí)100 ns 的輸出脈沖抖動(dòng);(d)非閉環(huán)控制下延時(shí)2000 ns 的輸出脈沖抖動(dòng)Fig.10 (a)The output pulse jitter with 100 ns delay under closed-loop control;(b)The output pulse jitter with 2000 ns delay under closed-loop control;(c)The output pulse jitter with 100 ns delay under non-closed loop control;(d)The output pulse jitter with 2000 ns delay under non-closed loop control

在100 ～2000 ns,每隔100 ns 測(cè)試一次延時(shí)輸出脈沖信號(hào)抖動(dòng)。輸出信號(hào)實(shí)際平均延時(shí)與抖動(dòng)如圖11 所示,輸出脈沖觸發(fā)信號(hào)的抖動(dòng)隨著延時(shí)時(shí)間的增加而逐漸增加,同時(shí)實(shí)際平均延時(shí)與設(shè)置延時(shí)基本一致。輸出抖動(dòng)增加的主要原因是隨著延時(shí)時(shí)間的增加FPGA 計(jì)數(shù)器延時(shí)的計(jì)數(shù)值也會(huì)增加,計(jì)數(shù)值的增加導(dǎo)致FPGA 主時(shí)鐘的抖動(dòng)疊加到輸出抖動(dòng)上。

圖11 不同延時(shí)時(shí)間設(shè)置下輸出信號(hào)實(shí)際平均延時(shí)與抖動(dòng)Fig.11 The actual average delay and jitter of the output signal under different delay time setting

5 結(jié) 論

設(shè)計(jì)了一種準(zhǔn)分子激光低抖動(dòng)延時(shí)同步系統(tǒng), 基于FPGA、可編程延時(shí)芯片、單片機(jī)以及TDCGP22 時(shí)間測(cè)量芯片,采用FPGA 數(shù)字延時(shí)和可編程延時(shí)芯片延時(shí)相結(jié)合的方案,利用時(shí)間測(cè)量芯片實(shí)現(xiàn)對(duì)延時(shí)時(shí)間的閉環(huán)控制以提高系統(tǒng)延時(shí)的穩(wěn)定性,利用單片機(jī)讀取并處理時(shí)間測(cè)量數(shù)據(jù)。與現(xiàn)有延時(shí)裝置相比,本系統(tǒng)能夠?qū)ν庥|發(fā)脈沖信號(hào)進(jìn)行高精度延時(shí),延時(shí)范圍為56 ns～2.2μs,理論延時(shí)步進(jìn)為10 ps,實(shí)現(xiàn)了對(duì)延時(shí)時(shí)間的閉環(huán)控制,輸出脈沖信號(hào)抖動(dòng)在±1 ns 內(nèi);同時(shí),利用光信號(hào)作為輸入輸出能夠有效屏蔽準(zhǔn)分子激光放電時(shí)的電磁干擾。該系統(tǒng)滿足飛秒激光器與準(zhǔn)分子激光器同步工作的需要,為飛秒深紫外準(zhǔn)分子激光系統(tǒng)硬件時(shí)序控制提供了參考。