于瑞紅 張雨豐 李立新 李 玲 王佳慧

（防災(zāi)科技學(xué)院電子科學(xué)與控制工程學(xué)院，河北 廊坊 065201）

0 引言

色選機分選系統(tǒng)主要功能是對檢測系統(tǒng)輸出的檢測信號進行采集和處理，并為分選電磁閥輸出有一定延時和寬度的分選脈沖信號[1]。多通道色選機中每個通道信號是完全無關(guān)且完全隨機的，通常采用各個通道完全獨立分開的處理方法，這就需要對各個通道的每個信號進行處理和延時[2-3]。當(dāng)用DSP（Digital Signal Processor）、ARM（Advanced Risc Machines）等處理器實現(xiàn)分選系統(tǒng)中的信號處理和延時控制時，由于處理器程序順序執(zhí)行的特點，在通道數(shù)比較多時，信號處理的實時性和一致性較差，延時時間和分選脈沖時間精度差，影響色選機的分選效果[4-5]。

綜上，考慮到色選機分選系統(tǒng)通道數(shù)多、信號控制精度高、實時性高等控制要求，以高速并行FPGA為控制核心，設(shè)計了分選系統(tǒng)的通信、控制、驅(qū)動等硬件電路，提出了信號精確無損的控制策略[6-7]，給出了分選系統(tǒng)各個子程序模塊的實現(xiàn)方式，并利用仿真和實驗平臺驗證了分選系統(tǒng)的性能。

1 分選系統(tǒng)總體方案設(shè)計

分選系統(tǒng)結(jié)構(gòu)框圖如圖1所示。人機界面通過RS485總線與分選系統(tǒng)進行數(shù)據(jù)交換，以實現(xiàn)分選參數(shù)的實時調(diào)整和通信；檢測系統(tǒng)通過串行通信總線給分選系統(tǒng)傳輸檢測信號；選用FPGA為分選系統(tǒng)的控制核心，完成檢測信號的串并轉(zhuǎn)換和精確無損延時，分選脈沖信號的產(chǎn)生，通用異步收發(fā)器（Universal Asynchronous Receiver Transmitter，UART）接口模塊實現(xiàn)及通信等功能。

圖1 分選系統(tǒng)框圖

2 硬件電路設(shè)計

分選系統(tǒng)的硬件主要由通信電路、信號產(chǎn)生電路和驅(qū)動電路三部分組成。

分選系統(tǒng)通過RS485總線和人機界面進行數(shù)據(jù)交換，接收人機界面設(shè)定的延時時間、動作時間等參數(shù)，并向人機界面發(fā)送狀態(tài)、故障等信息。

信號產(chǎn)生電路采用以EP4C15F256C8為核心的FPGA芯片實現(xiàn)檢測信號延時、分選脈沖信號產(chǎn)生等功能。該芯片具有504K的內(nèi)部RAM、15 000多個LE、4個PLL鎖相環(huán)和165個I/O口，其中具有差分輸入功能的有53個，可以滿足本控制系統(tǒng)的性能要求。

驅(qū)動電路采用多個半橋驅(qū)動芯片DRV8844PWP驅(qū)動分選電磁閥，每個驅(qū)動芯片可驅(qū)動4個電磁閥。

3 信號延時控制策略

當(dāng)色選機檢測到異常物料時，分選系統(tǒng)需要對分選電磁閥輸出一個具有一定延時和寬度的數(shù)字脈沖信號作為控制信號。根據(jù)待分選物料種類和機械調(diào)節(jié)位置的不同，從檢測系統(tǒng)檢測到異色物料和雜質(zhì)到分選電磁閥動作一般需要幾毫秒到十幾毫秒的時間，且色選機有幾十到幾百個通道的物料需要同時處理，因此分選系統(tǒng)需要把檢測系統(tǒng)所有通道的信號延時一段時間，再用延時后的信號驅(qū)動分選電磁閥打開噴氣噴嘴，完成對異色物料和雜質(zhì)的剔除。如果待分選物料比較小，則其通過分選電磁閥噴嘴的時間就非常短，一般只有0.5～2 ms，導(dǎo)致分選系統(tǒng)對延時時間的控制精度要求非常高，控制精度一旦大于0.1 ms，將直接導(dǎo)致無法選出異色物料或誤選出正常物料的情況，從而嚴重影響檢出效果。

以DSP等處理器為控制核心的分選系統(tǒng)，每個通道的檢測信號延時一般通過對每一通道信號的上升沿和下降沿分別進行計數(shù)實現(xiàn)。假定每個通道中有兩個異色物料信號輸入，如圖2（a）所示，t1、t3時刻表示兩個異色物料信號的開始，也是輸出脈沖延時計數(shù)的開始，t2、t4時刻是兩個異色物料信號的結(jié)束。

圖中Tg、Td分別表示兩個信號之間的時間間隔、輸出脈沖的延時時間。當(dāng)Tg＞Td時，延時信號如圖2（b）所示，兩個異色物料信號延時后的信號不會丟失，這種延時方法，每個通道需要2個計數(shù)器，在通道比較少的時候較容易實現(xiàn)，但通道比較多時，計數(shù)器就會占用大量的資源，硬件成本奇高。

當(dāng)Tg≤Td時，第一個異色物料信號開始的時刻為t1，經(jīng)過計數(shù)器計數(shù)延時Td時間后輸出延時信號，第二個異色物料信號開始時刻為t3，此時需要該通道的計數(shù)器開始計數(shù)延時，但由于Tg≤Td，在第二個異色物料的信號到達時，計數(shù)器還在計數(shù)工作中，因此第二個異色物料的延時時間無法正常計數(shù)，導(dǎo)致延時信號中第二個異色物料的信號丟失，使第二個異色物料不能有效檢出，如圖2（c）所示。同理，當(dāng)Tg≤Td且出現(xiàn)多個異色物料信號時，在Td時間內(nèi)分選系統(tǒng)只能輸出第一個異色物料的延時信號，其余的異色物料信號全部丟失。

圖2 檢測信號延時圖

鑒于以上分析，提出利用FIFO數(shù)據(jù)先入先出特點實現(xiàn)信號延時功能的控制策略，如圖3所示。

圖3 FIFO控制模塊

CLK為時鐘信號，F(xiàn)IFO控制模塊在每個時鐘的上升沿產(chǎn)生FIFO的寫使能信號WR和讀使能信號RD，寫使能信號將數(shù)據(jù)D0寫入FIFO，同時讀出FIFO內(nèi)的數(shù)據(jù)Dn-1，由于FIFO具有先入先出的特性，經(jīng)過FIFO的數(shù)據(jù)延時的時間為：

式中：TCLK為時鐘信號CLK的周期；n為讀使能信號RD滯后寫使能信號WR的CLK時鐘數(shù)。

設(shè)k為分選系統(tǒng)通道數(shù)，每個通道對應(yīng)一位數(shù)據(jù)，k個通道的檢測信號組成一個k位數(shù)據(jù)，由此FPGA的內(nèi)部RAM配置成k位寬度的同步FIFO。通過此種方法，分選系統(tǒng)的多通道信號按照設(shè)定延時時間Td進行高精度的延時，延時前后的信號完全一致，避免了以處理器為控制核心的分選系統(tǒng)中連續(xù)異常物料信號丟失情況的出現(xiàn)。

4 軟件設(shè)計

FPGA作為分選系統(tǒng)的控制核心，軟件結(jié)構(gòu)框圖如圖4所示，主要包含4個子程序模塊：UART接口模塊、串并轉(zhuǎn)換模塊、信號延時模塊和分選脈沖信號產(chǎn)生模塊。

圖4 FPGA程序結(jié)構(gòu)框圖

4.1 UART接口模塊

在FPGA內(nèi)部實現(xiàn)UART接口模塊，以實現(xiàn)UART串行通信功能。UART接口模塊由DI（數(shù)據(jù)輸入）、RO（數(shù)據(jù)輸出）、RE（接收使能）、DE（發(fā)送使能）4種信號構(gòu)成。UART接口模塊采用VHDL語言編寫，包含發(fā)送、接收和波特率發(fā)生器3個模塊，實現(xiàn)FPGA與485驅(qū)動芯片的數(shù)據(jù)交換功能。

4.2 串并轉(zhuǎn)換模塊

色選機的檢測系統(tǒng)實時檢測待分選的物料，并把檢測信號傳輸給分選系統(tǒng)。為了方便布線，檢測信號一般采用串行的傳輸方式，即通過3根信號線CS、SCLK、DATA進行串行傳輸。CS是使能信號，傳輸數(shù)據(jù)時有效；SCLK是時鐘信號，用于同步傳輸數(shù)據(jù)，每個時鐘信號傳輸一位數(shù)據(jù)；DATA是傳輸?shù)臄?shù)據(jù)信號。接收的串行數(shù)據(jù)信號DATA通過FPGA的串并轉(zhuǎn)換程序模塊，在CS信號有效時，在SCLK的每個上升沿進行采集，經(jīng)過k個SCLK信號上升沿，完成k位檢測信號的串并轉(zhuǎn)換[8]。

以8通道的分選系統(tǒng)為例建立仿真模型，仿真結(jié)果如圖5所示。每個通道對應(yīng)一位數(shù)據(jù)，因此檢測系統(tǒng)傳輸給分選系統(tǒng)的檢測信號是一個8位的數(shù)據(jù)，通過使能信號CS和同步時鐘信號SCLK把串行數(shù)據(jù)DATA轉(zhuǎn)換成8位并行數(shù)據(jù)DetectSignal。

圖5 8通道分選系統(tǒng)串并轉(zhuǎn)換仿真圖

4.3 信號延時模塊

根據(jù)信號延時控制策略，由FPGA芯片的內(nèi)部FIFO及其控制模塊實現(xiàn)多路信號延時功能。以k=8的分選系統(tǒng)為例，延時信號的產(chǎn)生仿真圖如圖6所示。CLK為TCLK=0.1 ms的時鐘信號，讀使能信號滯后寫使能信號時鐘數(shù)n=DelayTime，DetectSignal為檢測信號，DelaySignal為經(jīng)過延時后的延時信號。從仿真圖中可以看出，設(shè)定延時時間1.5 ms，由公式（1）可得DelayTime=15，延時后的信號0x21、0x3E、0x37、0xD2、0xE3與延時前的檢測信號完全一致，延時精度為CLK的周期0.1 ms，完全滿足分選系統(tǒng)的要求。

圖6 延時信號產(chǎn)生仿真圖

4.4 分選脈沖信號產(chǎn)生模塊

分選脈沖信號產(chǎn)生模塊將根據(jù)各個通道的延時信號和設(shè)定的動作時間輸出各分選電磁閥的分選脈沖信號。根據(jù)待分選物料的大小及其通過分選電磁閥噴嘴速度的不同，分選電磁閥的動作時間Tw也不同，動作時間由人機界面設(shè)定。在FPGA內(nèi)部為每一通道的電磁閥動作時間做一個單穩(wěn)態(tài)計數(shù)器，在延時信號的上升沿開始計數(shù)，并輸出分選信號，計數(shù)到達設(shè)定動作時間后停止計數(shù)，并關(guān)閉分選信號。利用FPGA程序并行執(zhí)行的特點，各通道的計數(shù)器單獨工作，計數(shù)準確，可以滿足各通道分選電磁閥控制的要求。

5 實驗及結(jié)果分析

5.1 實驗平臺構(gòu)建

構(gòu)建通道數(shù)k=32的色選機作為實驗平臺，實驗色選機分選系統(tǒng)FPGA程序如圖7所示。SERIALToPARALLAL_MODULE為串行檢測數(shù)據(jù)轉(zhuǎn)換為并行檢測數(shù)據(jù)的串并轉(zhuǎn)換模塊；lpm_fifo0為配置成寬32、最大深度2 048的同步FIFO；UART_MODULE為485通信的接口模塊，實現(xiàn)參數(shù)數(shù)據(jù)的設(shè)定；SORT_SIGNAL_MODULE為分選脈沖信號產(chǎn)生模塊。

圖7 分選系統(tǒng)的FPGA程序

實驗過程中，選擇實驗物料密度為1.6 g/cm3，根據(jù)機械及物料特性設(shè)定延時時間DelayTime為10.5 ms，設(shè)定動作時間ActuateTime為1.8 ms。

5.2 結(jié)果與分析

實驗物料中壞物料的比例約為5.5%，在不同產(chǎn)量的實驗結(jié)果如表1所示。

表1 實驗物料分選試驗結(jié)果

實驗結(jié)果表明，隨著色選機產(chǎn)量的逐漸增加，壞物料的檢出比逐漸下降，好物料的帶出比逐漸增加，當(dāng)產(chǎn)量為600 kg/h時，壞物料的檢出比為98.5%，好物料的帶出比為3.3%，滿足用戶實際需求，較傳統(tǒng)的32通道色選機分選系統(tǒng)（產(chǎn)量只能達到300 kg/h）已有非常大的提高。

6 結(jié)語

本項目開發(fā)設(shè)計了一個實時性高、分選速度快、控制精度高的大米色選機分選系統(tǒng)。該系統(tǒng)將FPGA內(nèi)部RAM配置成FIFO，F(xiàn)IFO的位寬與分選系統(tǒng)通道數(shù)相同，讀使能信號滯后寫使能信號時鐘數(shù)與檢測信號的延時時間成正比，通過控制FIFO讀寫實現(xiàn)分選系統(tǒng)多通道信號的精確無損延時。同時利用FPGA程序并行執(zhí)行的特點實現(xiàn)檢測信號的串并轉(zhuǎn)換，并行產(chǎn)生分選電磁閥的分選脈沖信號等功能，并通過485總線實時傳輸延時參數(shù)和動作時間參數(shù)。該系統(tǒng)克服了早期分選系統(tǒng)連續(xù)異色米粒和雜質(zhì)信號丟失及多通道信號占用資源多、硬件成本高、分選脈沖信號一致性差的缺點。應(yīng)用結(jié)果表明，該設(shè)計突破了色選機在多通道、高產(chǎn)量、高精度分選系統(tǒng)中的技術(shù)瓶頸，對提高色選機的檢出水平和產(chǎn)量具有重要意義。