鞠 晨

(國(guó)能神東煤炭集團(tuán)公司，陜西 神木 719315)

在電力半導(dǎo)體器件中，電力半導(dǎo)體場(chǎng)效應(yīng)管(MOSFET)由于其獨(dú)特的高輸入阻抗、低驅(qū)動(dòng)功率、高開關(guān)速度等特點(diǎn)，使得其在開關(guān)電源、馬達(dá)驅(qū)動(dòng)、電機(jī)調(diào)速、不間斷電源、逆變器等各種電力電子設(shè)備中得到廣泛應(yīng)用[1-3]。隨著工藝的不斷發(fā)展，電力半導(dǎo)體場(chǎng)效應(yīng)管集成度的不斷提高，單胞的尺寸越來越小，加之該類器件經(jīng)常工作在快速開關(guān)轉(zhuǎn)換、大電流的狀態(tài)下，在實(shí)際使用過程中，其可靠性問題獲得了研究人員的普遍關(guān)注[4-5]。

開關(guān)損耗過大導(dǎo)致的功率燒毀是造成電力半導(dǎo)體場(chǎng)效應(yīng)管失效的主要原因之一。為了從芯片級(jí)有效的改善電力半導(dǎo)體場(chǎng)效應(yīng)管在點(diǎn)火控制器、開關(guān)電源等電路系統(tǒng)中的開關(guān)性能，并提高電力半導(dǎo)體場(chǎng)效應(yīng)管的使用可靠性，利用TCAD半導(dǎo)體器件仿真軟件，在擊穿特性、輸出IV特性、轉(zhuǎn)移特性等靜態(tài)特性滿足電參數(shù)指標(biāo)要求的前提下，對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管的使用條件和結(jié)構(gòu)參數(shù)進(jìn)行優(yōu)化。詳細(xì)地分析了不同測(cè)試條件(柵極脈沖電壓、漏源電壓、柵極電壓脈沖寬度及占空比)、不同結(jié)構(gòu)參數(shù)(多晶硅窗口區(qū)寬度(LW)與多晶硅區(qū)寬度(LP)的比例、N型外延層摻雜濃度、源極金屬芯片的覆蓋面積比例、柵氧化層厚度)對(duì)器件柵充電時(shí)間及器件開通時(shí)間的影響。

1 場(chǎng)效應(yīng)管單元結(jié)構(gòu)參數(shù)及物理模型

根據(jù)電參數(shù)指標(biāo)(表1)的要求，利用TCAD半導(dǎo)體器件仿真軟件對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管單元結(jié)構(gòu)進(jìn)行設(shè)計(jì)。設(shè)計(jì)得到的結(jié)構(gòu)參數(shù)為：采用平面柵、槽型源區(qū)結(jié)構(gòu)，單胞為條形，單胞半寬度為10 μm，多晶硅區(qū)半寬度(LP)為7 μm，窗口區(qū)半寬度(LW)為3 μm，溝道長(zhǎng)0.92 μm。N型外延層晶向?yàn)?100>，厚度為7 μm，摻雜濃度為1×1015cm-3，外延層少子壽命為0.1 μs。P體區(qū)結(jié)深為1.81 μm，溝道表面平均濃度1.5×1017cm-3。N+源區(qū)結(jié)深為0.48 μm，表面濃度為3.5×1019cm-3。柵氧化層厚度為60 nm，多晶硅柵厚度為0.35 μm，多晶硅柵極集成防靜電二極管，多晶硅防靜電二極管PN結(jié)兩側(cè)雜質(zhì)濃度由N+源區(qū)、P體區(qū)雜質(zhì)橫向擴(kuò)散濃度決定。源極引線孔半寬度為2.5 μm，源區(qū)槽深度為0.8 μm。

表1 電力半導(dǎo)體場(chǎng)效應(yīng)管電學(xué)參數(shù)指標(biāo)Tab.1 Electrical parameters of power semiconductor MOSFET

電力半導(dǎo)體場(chǎng)效應(yīng)管半單胞結(jié)構(gòu)如圖1所示。仿真得到的器件輸出特性均滿足產(chǎn)品的電參數(shù)指標(biāo)要求，表明器件結(jié)構(gòu)參數(shù)設(shè)計(jì)較合理。基于上述設(shè)計(jì)得到的單元結(jié)構(gòu)來對(duì)器件的開通性能及結(jié)構(gòu)參數(shù)進(jìn)行仿真研究。

圖1 電力半導(dǎo)體場(chǎng)效應(yīng)管半單胞結(jié)構(gòu)Fig.1 Power semiconductor MOSFET semicell structure

仿真過程中，復(fù)合模型考慮了與摻雜濃度相關(guān)的SRH復(fù)合和俄歇復(fù)合；遷移率模型考慮了與溫度、摻雜濃度、橫向及縱向電場(chǎng)相關(guān)的載流子遷移率模型。還考慮了重?fù)诫s引起的禁帶變窄效應(yīng)和能帶簡(jiǎn)并效應(yīng)。對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管進(jìn)行瞬態(tài)特性仿真時(shí)還需要考慮器件的自熱效應(yīng)。計(jì)算由自熱引起的器件內(nèi)部的溫度分布需要求解下面的熱傳導(dǎo)方程[6-8]：

(1)

式中，T為熱力學(xué)溫度；c為晶格熱容；k為熱導(dǎo)率；Pn和Pp分別為電子和空穴的絕對(duì)熱電功率；φn和φp分別為電子和空穴準(zhǔn)費(fèi)米勢(shì)；Jn和Jp分別為電子和空穴電流密度；κB是玻爾茲曼常數(shù)；EC和EV分別為導(dǎo)帶底和價(jià)帶頂能級(jí)；q為基本電荷；R為復(fù)合率。

為了精確仿真自熱效應(yīng)對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管瞬態(tài)特性的影響，利用非等溫能量平衡傳輸模型模擬載流子的輸運(yùn)過程。非等溫能量平衡傳輸模型對(duì)漂移—擴(kuò)散模型在非等溫情況下進(jìn)行了擴(kuò)展，它考慮了晶格溫度梯度對(duì)電流密度的貢獻(xiàn)?？紤]晶格溫度梯度影響后的電子和空穴電流密度方程為[6-8]：

Jn=-nqμn(▽?duì)課+Pn▽T)

(2)

Jp=-pqμp(▽?duì)誴+Pp▽T)

(3)

式中，n和p分別為電子和空穴濃度；μn和μp分別為電子和空穴遷移率。

假設(shè)單元結(jié)構(gòu)左、右邊界及上邊界與外界均無熱量交換。瞬態(tài)特性測(cè)試條件：柵壓脈沖上升、下降時(shí)間均為0.1 ns，脈沖寬度10 μs，占空比50%，空氣自然冷卻(空氣自然換熱系數(shù)為1/0.3)。

2 仿真結(jié)果與分析

電力半導(dǎo)體場(chǎng)效應(yīng)管的導(dǎo)通過程電流電壓曲線如圖2所示，測(cè)試電路為鉗位非感性負(fù)載電路。電力半導(dǎo)體場(chǎng)效應(yīng)管的導(dǎo)通過程分為3個(gè)階段。第1階段：開通延遲階段(開通延遲時(shí)間)，柵極驅(qū)動(dòng)電壓從0上升，對(duì)柵源電容充電，該階段柵源電壓幾乎線性上升，柵源電容越小，柵源電壓上升越快。第2階段：開通上升階段(上升時(shí)間)，電力半導(dǎo)體場(chǎng)效應(yīng)管的柵源電壓達(dá)到閾值電壓，漏極電流開始上升；漏源等效輸出電容會(huì)對(duì)器件容性放電，漏源電流上升，漏源電壓下降。同時(shí)受到柵漏反饋電容的影響，柵源電壓的上升速率非常平緩(平臺(tái))。第3階段：漏源電容電荷放完，漏源電壓近似為0，并保持不變；反饋消失。柵源電壓升高到開路脈沖，進(jìn)入穩(wěn)態(tài)導(dǎo)通期。由圖2可見，在柵源電壓平臺(tái)階段，漏極電流上升的速度是漏極電壓下降速度的幾倍，導(dǎo)致器件開通功率損耗的增加。

圖2 電力半導(dǎo)體場(chǎng)效應(yīng)管的導(dǎo)通過程電流電壓曲線Fig.2 Output characteristics of power semiconductor MOSFET during conduction

電力半導(dǎo)體場(chǎng)效應(yīng)管在導(dǎo)通的3個(gè)階段中，單胞內(nèi)部電流線分布的變化如圖3所示。當(dāng)柵源電壓較低(圖3(a)，第1階段)時(shí)，溝道尚未形成，漏源電壓反向施加在P體區(qū)與N-外延層形成的PN結(jié)上，電流較小，為PN結(jié)泄漏電流，大部分流經(jīng)P體區(qū)與外延層在表面處的結(jié)邊緣。隨著柵源電壓的增大(圖3(b)，第2階段)，柵源電壓大于器件閾值電壓，漏源電流由兩部分組成，一部分為流經(jīng)P體區(qū)與N-外延層形成的PN結(jié)的反向泄漏電流，另一部分為流經(jīng)溝道(P體區(qū)表面反型層)的溝道電流。隨著柵源電壓進(jìn)一步增大，P體區(qū)表面反型程度進(jìn)一步加強(qiáng)，溝道電阻進(jìn)一步減小，導(dǎo)致PN結(jié)反向泄漏電流進(jìn)一步減小，溝道電流進(jìn)一步增大。最終，電力半導(dǎo)體場(chǎng)效應(yīng)管電流全部為溝道電流(圖3(c)，第3階段)。

圖3 電力半導(dǎo)體場(chǎng)效應(yīng)管導(dǎo)通過程Fig.3 Power semiconductor MOSFET conduction process

仿真得到的漏源電流對(duì)器件開通特性的影響如圖4所示。柵源電壓為15 V，柵源電阻為5 Ω，漏源電壓為80 V。由圖4器件開通時(shí)間曲線可見：隨著漏源電流的增大，器件開通時(shí)間隨之增長(zhǎng)，對(duì)導(dǎo)通延遲時(shí)間的影響較顯著。當(dāng)電力半導(dǎo)體場(chǎng)效應(yīng)管處于飽和導(dǎo)通狀態(tài)時(shí)，漏源電流近似與柵源電壓的平方成正比。即漏源電流越大，溝道反型電荷密度越大，柵源電容的充電時(shí)間越長(zhǎng)，器件導(dǎo)通延遲時(shí)間越長(zhǎng)。且由于柵漏電壓和柵漏電容(柵漏電荷QGD)幾乎相同，因此柵源電壓維持恒定的時(shí)間(miller平臺(tái)時(shí)間)幾乎相同。因此，隨著漏源電流的增大，導(dǎo)通延遲時(shí)間隨之增大，上升時(shí)間變化幅度較小。

圖4 漏—源電流對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管瞬態(tài)響應(yīng)特性的影響Fig.4 Influence of drain-source current on transient response characteristics of power semiconductor MOSFET

仿真得到的柵源電壓和柵源電阻對(duì)器件開通特性的影響如圖5所示。

圖5 柵—源電壓和柵極電阻對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管瞬態(tài)響應(yīng)特性的影響Fig.5 Influence of gate-source voltage and gate resistance on transient response characteristics of power semiconductor MOSFET

由圖5(a)可知，導(dǎo)通時(shí)間最短的情況為柵源電阻為5 Ω，柵源電壓為15 V情況，導(dǎo)通時(shí)間最長(zhǎng)的情況為柵源電阻為25 Ω，柵源電壓峰值為10 V的情況。由圖5(b)可知，電力半導(dǎo)體場(chǎng)效應(yīng)管開通時(shí)間越短，其開通過程中器件峰值晶格溫度越低。原因?yàn)椋弘S著柵源電壓的增大或/和柵源串聯(lián)電阻的降低，對(duì)柵源電容CGS的充電電流較大，柵源電容充電達(dá)到相同閾值電壓的充電時(shí)間縮短，因此器件導(dǎo)通延遲時(shí)間隨之縮短。電力半導(dǎo)體場(chǎng)效應(yīng)管在開通過程中受到柵極—漏極電荷QGD的影響。QGD越大，UGS-QG波形中柵源電壓維持恒定的時(shí)間越長(zhǎng)，漏源電壓從關(guān)斷電壓降低到飽和漏源電壓VDSsat(達(dá)到飽和狀態(tài))的時(shí)間越長(zhǎng)。在柵漏電容相同的情況下(器件結(jié)構(gòu)參數(shù)相同)，柵源電壓越高，漏柵電壓越低，漏柵電荷越小，相應(yīng)的柵源電壓維持時(shí)間(miller平臺(tái))越短，因此，器件上升時(shí)間隨之縮短。漏極電流在miller平臺(tái)開始時(shí)出現(xiàn)，且漏極電流上升的速度是漏極電壓下降速度的幾倍，器件上升時(shí)間越長(zhǎng)，電力半導(dǎo)體場(chǎng)效應(yīng)管開通損耗越大，器件產(chǎn)生大量熱量，開通過程中器件峰值晶格溫度越高。

仿真得到的不同多晶硅寬度LP對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管輸出電流—電壓特性及開通時(shí)間的影響如圖6所示。窗口區(qū)寬度LW為2 μm，柵氧化層厚度為60 nm。由圖6(a)可知,當(dāng)多晶硅寬度在4～7 μm內(nèi)時(shí)，電力半導(dǎo)體場(chǎng)效應(yīng)管導(dǎo)通電阻均滿足電參數(shù)指標(biāo)要求。隨著多晶硅寬度LP的增大，電力半導(dǎo)體場(chǎng)效應(yīng)管導(dǎo)通電阻隨之減小。當(dāng)多晶硅寬度LP≤5 μm時(shí)，在相同的漏源電壓情況下，多晶硅寬度越大，漏源電流越大。當(dāng)多晶硅寬度LP增大到6 μm時(shí)，在較低漏源電壓下，輸出特性曲線幾乎重疊在一起，而在漏源電壓較高時(shí)，多晶硅寬度越大，漏源電流越低，即出現(xiàn)了“電流飽和效應(yīng)”。原因?yàn)椋弘S著多晶硅區(qū)寬度的增大，由溝道流出的電子電流在對(duì)晶硅區(qū)域中的輸運(yùn)路徑發(fā)生了顯著變化，電子電流由溝道邊緣到漏極的輸運(yùn)路徑展寬，等效于器件導(dǎo)通電阻減小。當(dāng)多晶硅寬度較大(LP≥6 μm)，且漏源電壓較高時(shí)，漏源電流減小的原因?yàn)椋弘S著多晶硅寬度的增大，P體區(qū)間距增大，P體區(qū)之間不能成為彼此的有效分壓環(huán)，導(dǎo)致達(dá)到一定的漏源電壓下，P體區(qū)表面電場(chǎng)強(qiáng)度較大，電子遷移率在強(qiáng)電場(chǎng)下降低，導(dǎo)致隨著漏源電壓增大漏源電流減小的現(xiàn)象。

由圖6(b)開通特性可見：當(dāng)LP=5 μm時(shí)，電力半導(dǎo)體場(chǎng)效應(yīng)管閾值電壓較低，其導(dǎo)通延遲時(shí)間較短，為3.43 ns，其上升時(shí)間為9.59 ns。當(dāng)LP=4 μm時(shí)，其導(dǎo)通延遲時(shí)間為4.39 ns，其上升時(shí)間為11.46 ns，當(dāng)LP=6μm時(shí)，其導(dǎo)通延遲時(shí)間為4.49 ns，其上升時(shí)間為14.57 ns。當(dāng)LP=7 μm時(shí)，其導(dǎo)通延遲時(shí)間為4.64 ns，其上升時(shí)間為17.81 ns。對(duì)于LP=4 μm，其導(dǎo)通時(shí)間為15.85 ns；對(duì)于LP=5 μm，其導(dǎo)通時(shí)間為13.02 ns；對(duì)于LP=6 μm，其導(dǎo)通時(shí)間為19.06 ns；對(duì)于LP=7 μm，其導(dǎo)通時(shí)間為22.45 ns。除LP=5 μm外，隨著多晶硅區(qū)寬度LP的增大，器件導(dǎo)通時(shí)間隨之增大。原因?yàn)椋弘S著多晶硅區(qū)寬度的增大，電力半導(dǎo)體場(chǎng)效應(yīng)管閾值電壓增大，所需柵電荷較多，柵源電容充電時(shí)間較長(zhǎng)，即器件導(dǎo)通延遲時(shí)間隨之增大。同時(shí)隨著多晶硅區(qū)寬度的增大，柵漏電容面積增大，在相同的漏源電壓情況下，柵漏電容較大，柵漏電荷QGD較多，從而導(dǎo)致柵源電壓維持恒定值的時(shí)間隨之增長(zhǎng)，即器件上升時(shí)間隨之增長(zhǎng)。

圖6 多晶硅柵極寬度對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管電性能的影響Fig.6 Influence of polysilicon gate width on electrical performance of power semiconductor MOSFET

仿真得到的柵氧化層厚度對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管電性能的影響如圖7所示。

圖7 柵氧化層厚度對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管電性能的影響Fig.7 Influence of gate oxide thickness on electrical performance of power semiconductor MOSFET

圖7(a)為仿真得到的柵氧化層厚度tox對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管直流參數(shù)的影響，在仿真過程中，多晶硅寬度LP為4 μm，多晶硅柵電極下的氧化層厚度均勻。由圖7(a)可見：柵氧化層厚度tox在30～100 nm內(nèi)變化時(shí)，隨著柵氧化層厚度tox的增大，電力半導(dǎo)體場(chǎng)效應(yīng)管導(dǎo)通電阻隨之增大。原因?yàn)椋涸谙嗤瑬旁措妷合?，隨著柵氧化層厚度tox增大，P體區(qū)反型層中電子濃度降低，等效的溝道電阻增大，從而導(dǎo)致電力半導(dǎo)體場(chǎng)效應(yīng)管導(dǎo)通電阻增大。圖7(b)為仿真得到的均勻氧化層厚度對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管開通時(shí)間的影響。由圖7(b)可見：在器件開通過程中，開通延遲時(shí)間和開通上升時(shí)間均隨著柵氧化層厚度的增大而增大，且增大幅度較大。原因：隨著器件柵氧化層的增大，器件的閾值電壓隨之增大，器件達(dá)到閾值電壓所需要的充電時(shí)間較長(zhǎng)，導(dǎo)致器件開通延遲時(shí)間隨著柵氧化層厚度的增大而變長(zhǎng)。隨著柵氧化層厚度的增大，器件導(dǎo)通電阻隨之增大，漏源等效電容放電的過程中所需要的放電時(shí)間增大，漏源電壓下降到穩(wěn)定電壓所需的時(shí)間較長(zhǎng)，因此隨著柵氧化層厚度的增大，器件開通時(shí)間增大。當(dāng)柵氧化層厚度為30 nm時(shí)，器件開通時(shí)間為10.8 ns，當(dāng)器件柵氧化層厚度增大到100 nm時(shí)，開通時(shí)間增大到23.4 ns。器件的開通時(shí)間越長(zhǎng)，開通過程中的功率損耗越大，器件的峰值晶格溫度越高。因此，為了降低器件的導(dǎo)通電阻和較短的導(dǎo)通延遲時(shí)間，在保證氧化層質(zhì)量和成品率的前提下，需要減薄柵極氧化層厚度。

為了在不影響器件導(dǎo)通電阻和導(dǎo)通延遲時(shí)間的情況下，降低電力半導(dǎo)體場(chǎng)效應(yīng)管的上升時(shí)間，即減小柵漏電容對(duì)開通時(shí)間的影響，器件結(jié)構(gòu)可采用非均勻柵極氧化層結(jié)構(gòu)，器件結(jié)構(gòu)如圖8所示。

圖8 非均勻柵氧化層厚度電力半導(dǎo)體場(chǎng)效應(yīng)管單元結(jié)構(gòu)Fig.8 Power semiconductor MOSFET unit cell structure with non-uniform gate oxide thickness

仿真得到的厚柵氧化層結(jié)構(gòu)對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管瞬態(tài)響應(yīng)特性的影響如圖9所示。圖9(a)為仿真得到的當(dāng)薄柵氧化層為60 nm，厚柵氧化層寬度為3 μm時(shí)，厚柵氧化層厚度變化對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管開通時(shí)間的影響。由圖9(a)可見：隨著厚柵氧化層厚度的增大，電力半導(dǎo)體場(chǎng)效應(yīng)管導(dǎo)通延遲時(shí)間基本相同，而上升時(shí)間隨之顯著降低，表明在一定程度增加厚柵極氧化層厚度有利于降低器件的開通時(shí)間。圖9(b)為仿真得到的當(dāng)薄柵氧化層為60 nm，厚柵氧化層厚度為100 nm時(shí)，厚柵氧化層寬度變化對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管開通時(shí)間的影響。由圖9(b)可見：隨著厚柵氧化層寬度增大，器件導(dǎo)通電阻越高，漏源等效電容放電時(shí)間越長(zhǎng)。厚氧化層越寬，漏柵等效電容對(duì)柵源電容的充電時(shí)間影響越小，柵源電壓越快地達(dá)到閾值電壓，開通延遲時(shí)間越短。而對(duì)于開通上升時(shí)間，隨著厚氧化層寬度的增大，存在最小值。當(dāng)Lox1為2.5 μm時(shí)，器件開通上升時(shí)間最短。表明該條件下器件在折衷miller耦合電容和導(dǎo)通電阻方面最優(yōu)。當(dāng)Lox1為1.5 μm時(shí)，器件開通時(shí)間為12.5 ns；當(dāng)Lox1為2 μm時(shí)，器件開通時(shí)間為11.5 μm；當(dāng)Lox1為2.5 μm時(shí)，器件開通時(shí)間為11.1 ns；當(dāng)Lox1為3 μm時(shí)，器件開通時(shí)間為11.4 ns。

圖9 厚柵氧化層結(jié)構(gòu)對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管瞬態(tài)響應(yīng)特性的影響Fig.9 Influence of thick gate oxide structure on transient response characteristics of power semiconductor MOSFET

3 結(jié)論

本文利用TCAD半導(dǎo)體器件仿真軟件對(duì)電力半導(dǎo)體場(chǎng)效應(yīng)管的瞬態(tài)響應(yīng)特性進(jìn)行了詳細(xì)研究。仿真結(jié)果表明，由于影響柵—源電容的結(jié)構(gòu)參數(shù)對(duì)器件的直流參數(shù)影響較顯著，不能僅僅通過調(diào)整柵氧化層厚度、多晶硅柵極寬度等結(jié)構(gòu)參數(shù)來改善開通性能。為了在不影響導(dǎo)通電阻和導(dǎo)通延遲時(shí)間的情況下，降低器件的上升時(shí)間，可采用非均勻厚度柵氧化層結(jié)構(gòu)。適當(dāng)提高柵—源電壓、減小柵極電阻可縮短導(dǎo)通延遲時(shí)間。增大柵—漏氧化層厚度、優(yōu)化柵—漏氧化層寬度可減小miller平臺(tái)時(shí)間，從而減小開通上升時(shí)間。