余國良，陸 霄，李居強，孟祥冬，孫曉冬

（中國電子科技集團公司第五十八研究所，江蘇無錫 214035）

1 引言

高速、高帶寬信號采集系統(tǒng)在醫(yī)療、通信、測試儀器等領(lǐng)域起著決定性的作用，尤其是測試儀器數(shù)字示波器對信號采集系統(tǒng)的性能指標(biāo)要求很高，而高端數(shù)字示波器市場一直被歐美廠家壟斷。以泰克、是德為代表的歐美數(shù)字示波器公司更是推出了超10 GHz 帶寬、100 GSa/s 采樣率的產(chǎn)品。國內(nèi)最新的鼎陽SDS6000 系列和普源精電MSO8000 系列產(chǎn)品的帶寬為2 GHz，采樣率為10 GSa/s。信號采集系統(tǒng)依賴于模數(shù)轉(zhuǎn)換器（ADC），由于制造工藝和國外市場的限制，國內(nèi)高性能ADC 器件匱乏。并行交替采樣是提升采樣率和帶寬的有效辦法，目前國內(nèi)的研究重點是利用多個ADC 并行交替采樣來制作高性能時間交織模數(shù)轉(zhuǎn)換器（TIADC）[1-2]，提升TIADC 校準(zhǔn)算法的性能[3-4]。信號采集系統(tǒng)的研究和設(shè)計多是基于TI、E2V 等國外廠家的先進ADC 器件以獲得較好的性能指標(biāo)[5-6]，針對國產(chǎn)TIADC 如何搭建信號采集系統(tǒng)的研究鮮有報道。

本研究利用國產(chǎn)TIADC 設(shè)計了一款帶寬為4 GHz、采樣率為10 GSa/s 的信號采集系統(tǒng)，為國產(chǎn)高性能信號采集微系統(tǒng)設(shè)計打下基礎(chǔ)。

2 系統(tǒng)設(shè)計

2.1 系統(tǒng)架構(gòu)

整個信號采集系統(tǒng)在一塊16 層印制電路板（PCB）上實現(xiàn)，包括FPGA、TIADC、電源模塊、復(fù)位和時鐘模塊、存儲功能模塊、基本模式配置模塊、串口和網(wǎng)口等調(diào)試接口模塊，信號采集系統(tǒng)核心架構(gòu)如圖1所示。

圖1 信號采集系統(tǒng)核心架構(gòu)

FPGA 采用的是復(fù)旦大學(xué)微JFM7 系列器件，該器件集成了功能強大、可靈活配置組合的可編程資源，適用于實現(xiàn)復(fù)雜、高速的數(shù)字邏輯電路。國產(chǎn)TIADC 由4 個并行的ADC 核陣列通過多相交織采樣的方式實現(xiàn)高速采樣，主要參數(shù)如表1 所示。

表1 TIADC 主要參數(shù)

2.2 電源模塊

FPGA 器件需要提供內(nèi)核電壓信號VDD_1V0、內(nèi)核輔助電壓及LVDS VDD_1V8、輸入/輸出（I/O）口供電電壓信號VDD_3V3、第三代雙倍速率同步動態(tài)隨機存儲器（DDR3 SDRAM）的控制器供電電壓信號VDD_1V5 和VDD_0V75。采用凌特公司的DCDC LTM4644 產(chǎn)生FPGA 和雙倍速率同步動態(tài)隨機存儲器（DDR SDRAM）工作需要的5 路電源。TIADC 的內(nèi)核電壓信號VCC_3V3 由凌特公司的LTM4644 提供（3.3 V），其最大電流為4 A。TIADC 的數(shù)字接口直接和FPGA 的I/O 連接，I/O 電壓信號AD1V8 與FPGA的LVDS 合并設(shè)計，由低壓差線性穩(wěn)壓器（LDO）TPS74401 產(chǎn)生。

2.3 TIADC 時鐘和信號調(diào)理電路模塊

在實際工程應(yīng)用中，接收機前端輸出的信號多為單端信號，而TIADC 要求輸入信號為抗干擾能力強的差分形式，因此需要在TIADC 前端進行信號調(diào)理。TIADC 的5 GHz 參考時鐘由外部信號源提供，為了避免引入額外噪聲，采用無源器件巴倫（BALUN）轉(zhuǎn)化差分時鐘。外部接口輸入的單端模擬信號通過BALUN或者全差分運算放大器（FDA）轉(zhuǎn)化為差分信號，再提供給ADC 進行采樣處理。

2.4 高帶寬、大容量存儲功能模塊

系統(tǒng)采樣率高達10 GSa/s，精度為8 bit，瞬時工作帶寬為80 Gbit/s，需要高帶寬、大容量DDR SDRAM來支撐工作。選用9 片8 bit 位寬、每個引腳速率達1600 Mbit/s 的DDR3 SDRAM 顆粒，采用字長（位數(shù)）拓展的方式形成72 bit 位寬[7]、9 GB 容量的存儲功能模塊，其帶寬高達115.2 Gbit/s，按照80%的吞吐效率來預(yù)估，可以滿足80 Gbit/s 的信號采集系統(tǒng)瞬時工作帶寬需求。

2.5 PCB 設(shè)計

信號采集系統(tǒng)的PCB 設(shè)計需要注意參考地和差分信號對稱[8]。理論上，在由多個ADC 器件組成的系統(tǒng)中，每個ADC 都有獨立的模擬地（AGND）區(qū)域，并在該區(qū)域內(nèi)與數(shù)字地（DGND）單點相連，這樣AGND就會構(gòu)成一個死區(qū)，使得雜散電流無法進入。TIADC的4 個核模擬輸入信號相同，需要將4 個通道的AGND連通，器件內(nèi)部不區(qū)分AGND 和DGND，使用同一個參考地，這樣處理有利于信號回流。TIADC 的4 個ADC 核間存在3 種失配誤差，其中時間相位誤差主要來源于各ADC 核與FPGA 之間走線的長度差異。各ADC 核內(nèi)和ADC 核之間的差分走線要等長，差分阻抗要一致，避免因布線不對稱而引入時序偏斜。布線時要考慮器件封裝的影響，做到硅片至硅片走線等長，整板PCB 實物如圖2 所示。

圖2 整板PCB 實物

3 系統(tǒng)測試

信號采集系統(tǒng)的測試硬件平臺如圖3 所示。作為模擬輸入的正弦波信號由RIGOL 公司的信號源DSG3065B 產(chǎn)生，TIADC 采樣所需的5 GHz 時鐘由RIGOL 公司的DSG3136B 時鐘源提供。TIADC 的4個ADC 核并行交替采樣得到的數(shù)據(jù)經(jīng)過量化編碼后傳輸至FPGA 高速數(shù)據(jù)接口，F(xiàn)PGA 截取波形數(shù)據(jù)，通過串口送至上位機，上位機用MATLAB 進行數(shù)據(jù)處理和分析，主要用信號噪聲失真比（SNDR）、信噪比（SNR）和有效位數(shù)（ENOB）3 個技術(shù)指標(biāo)來量化評價信號采集系統(tǒng)的動態(tài)性能[9]。系統(tǒng)測試前需要排除噪聲、頻譜泄露、時鐘抖動和TIADC 通道失配對動態(tài)性能指標(biāo)的影響。

圖3 信號采集系統(tǒng)測試硬件平臺

3.1 電源系統(tǒng)測試

為了確保FPGA 和TIADC 等模塊的正常工作，避免電源系統(tǒng)的電壓紋波和噪聲影響到信號采集系統(tǒng)相關(guān)參數(shù)指標(biāo)，用數(shù)字萬用表測得電源關(guān)鍵點直流電壓值。將數(shù)字示波器的帶寬設(shè)置為20 MHz、時間刻度設(shè)置為10 ms，在交流耦合模式下測量電壓紋波。將示波器設(shè)置為全帶寬模式，測量電壓噪聲。電源電壓的紋波和噪聲測量結(jié)果如表2 所示，滿足系統(tǒng)中關(guān)鍵器件的要求。

表2 電源電壓的紋波和噪聲

3.2 測試模擬信號選擇

為了避免頻譜泄露影響信號采集系統(tǒng)的性能指標(biāo)，采用相干采樣的方式來獲取ADC 測試數(shù)據(jù)。首先對時鐘源和外部模擬信號源進行鎖相同步，為了避免在輸入信號的頻率點處發(fā)生頻譜泄露，采用的輸入信號頻率fin=fsJ/N，其中fs為采樣率，J 與N 互為素數(shù)，N為采樣點數(shù)[9]。實際測試中fs=10 GSa/s，N 為32768。在0（DC）～4 GHz 內(nèi)選取3 個頻率點（對應(yīng)的信號分別為Fre01、Fre02、Fre03）進行測試，J 選取1～32767 內(nèi)和32768 互素的3 個奇數(shù)199、2099 和13109，對應(yīng)的3個 輸 入 頻 率 點 為60.730 MHz、640.564 MHz 和4000.549 MHz。輸入時鐘信號Clock 頻率為5 GHz，快速傅里葉變換（FFT）后的頻譜中頻率分辨率約為0.15 MHz。

3.3 模擬信號相位噪聲測試

相位噪聲可以轉(zhuǎn)化為時鐘抖動，進而對系統(tǒng)信噪比產(chǎn)生影響。時鐘和輸入信號相位噪聲的多項式擬合結(jié)果如圖4 所示，模擬信號相位噪聲在系統(tǒng)允許范圍之內(nèi)。使用信號分析儀對時鐘和選定頻率點的相位噪聲進行測試。具體的模擬信號頻率、輸入端口處的功率及其在1 kHz～1 GHz 帶寬范圍內(nèi)相位噪聲的等效均方根（RMS）抖動等參數(shù)如表3 所示。

圖4 時鐘和輸入信號相位噪聲的多項式擬合結(jié)果

表3 模擬信號的參數(shù)

3.4 TIADC 動態(tài)性能調(diào)試

由于TIADC 的4 個采樣通道不完全一致，以下3種失配誤差會被引入到系統(tǒng)中：1）多相時鐘不完全理想及同一輸入信號到達各個ADC 核的延遲不一致，引起采樣時刻偏離而帶來的時間相位誤差；2）各采樣和量化過程中各個ADC 核增益不一致而引起的增益誤差；3）各個通道的直流偏置不一致而引起的偏置誤差。失配誤差會被引入到系統(tǒng)中，從而使信號采集系統(tǒng)的性能指標(biāo)惡化，因此在測試之前需要對TIADC的通道失配誤差進行校準(zhǔn)。外部輸入模擬正弦信號經(jīng)過TIADC 采樣、量化、編碼后，通過MATLAB 在時域進行了波形重現(xiàn)。基于最小二乘法原理對信號采集系統(tǒng)輸出的數(shù)據(jù)進行分析，在各個輸入信號的頻率點處通過擬合分別得到各個采樣通道的偏置誤差、增益誤差和相位延遲誤差，完成通道失配誤差的標(biāo)定。根據(jù)誤差標(biāo)定的結(jié)果，調(diào)整TIADC 芯片相關(guān)寄存器的參數(shù)設(shè)置，依次對其偏置誤差、增益誤差和時間相位誤差進行修正，實現(xiàn)4 個ADC 核的通道校準(zhǔn)。信號采集系統(tǒng)校準(zhǔn)前后得到的時域數(shù)據(jù)拼接圖和頻域性能分析結(jié)果如圖5 所示。

圖5 TIADC 校準(zhǔn)前后性能對比

無論是模擬信號的相位噪聲引起的抖動，還是TIADC 系統(tǒng)自身的通道間失配導(dǎo)致的誤差，都會在輸出數(shù)字信號的頻譜中引入雜散頻率。為了避免雜散頻率的頻譜泄露影響到TIADC 系統(tǒng)的調(diào)試和性能分析，在進行FFT 時需要對ADC 輸出的數(shù)據(jù)進行“加窗”預(yù)處理。該系統(tǒng)選取適用于ADC 性能表征的Blackman Harris 窗來提升SNDR 的測試精度，評估信號采集系統(tǒng)的性能[9]。

3.5 測試結(jié)果和分析

TIADC 的通道失配誤差中，偏置誤差會引起輸入時鐘、各個ADC 核時鐘以及直流處的頻率雜散，而增益誤差和相位誤差則會導(dǎo)致一些特定頻率點處的諧波失真。信號采集系統(tǒng)測得的數(shù)字信號頻率為fin0，整個系統(tǒng)的外部時鐘頻率為fc，而系統(tǒng)內(nèi)部各個采樣通道中ADC 核的時鐘頻率fc/2=fc/2，則增益誤差和時間相位誤差在整個系統(tǒng)輸出數(shù)字信號頻譜中引入的主要雜散頻率f1=fc－fin0，f2=fc/2－fin0，f3=fc－f2，對應(yīng)的相對幅度分別為A1、A2、A3。實測不同模擬輸入信號頻率處的3種雜散信號頻率和相對幅度如表4 所示。測試得到的TIADC 系統(tǒng)的動態(tài)性能如圖6～8 所示。

表4 各測試頻率點處通道間失配誤差引入的雜散信號頻率和相對幅度

由圖6～8 中頻譜分析的結(jié)果可知，ENOB 由60.730 MHz 處的5.53 bit 緩慢降至4000.549 MHz 處的4.23 bit，SNDR 由60.730 MHz 的35.0 dB 逐漸下降至4000.549 MHz 處的27.2 dB。信號采集系統(tǒng)TIADC數(shù)字輸出信號的頻率和設(shè)定的模擬輸入信號的頻率基本一致，而隨著模擬輸入信號頻率的增加，雜散信號的相對幅度顯著增大，諧波造成的頻譜失真會使信號采集系統(tǒng)的性能惡化，時間相位誤差對整個TIADC系統(tǒng)的影響變得更加明顯。該信號采集系統(tǒng)與目前國內(nèi)外基于TIADC 的板級數(shù)據(jù)采集系統(tǒng)、商用示波器產(chǎn)品技術(shù)指標(biāo)的比較如表5 所示。本研究設(shè)計的信號采集系統(tǒng)方案完全國產(chǎn)化，并且在保持10 GSa/s 高速采樣率的前提下實時帶寬達到4 GHz，和目前國內(nèi)商用示波器產(chǎn)品（2 GHz）相比有明顯優(yōu)勢，能更好地捕捉信號細(xì)節(jié)，有利于國產(chǎn)TIADC 的推廣和產(chǎn)品化。

表5 本系統(tǒng)與相關(guān)信號采集系統(tǒng)指標(biāo)對比

圖6 模擬輸入信號為60.730 MHz 時的測試結(jié)果

圖7 模擬輸入信號為640.564 MHz 時的測試結(jié)果

圖8 模擬輸入信號為4000.549 MHz 時的測試結(jié)果

4 結(jié)論

本研究基于國產(chǎn)FPGA 和TIADC 設(shè)計了一種信號采樣系統(tǒng)，開發(fā)了系統(tǒng)的底層驅(qū)動，并完成了測試平臺搭建，評估了系統(tǒng)的動態(tài)性能。該信號采集系統(tǒng)采樣率高達10 GSa/s，實時采樣帶寬高達4 GHz，技術(shù)指標(biāo)為國內(nèi)頂尖水平。而該系統(tǒng)作為微系統(tǒng)的原理樣機，在研制過程中探索并解決了TIADC 應(yīng)用過程中需要注意的問題，將為國產(chǎn)化高速信號采集微系統(tǒng)的設(shè)計提供重要的參考依據(jù)。接下來還需要探索對TIADC 的通道失配誤差進行估算和修正的更好方法，進一步優(yōu)化采樣系統(tǒng)的動態(tài)性能。