許家瑋，武 錦，孔謀夫，周 磊，季爾優(yōu)

（1.電子科技大學(xué)電子薄膜與集成器件國(guó)家重點(diǎn)實(shí)驗(yàn)室，成都 610054；2.中國(guó)科學(xué)院微電子研究所，北京 100029）

1 引言

數(shù)據(jù)采集是將自然界中存在的模擬信號(hào)通過模數(shù)轉(zhuǎn)換器（ADC）轉(zhuǎn)換成數(shù)字信號(hào)，再對(duì)該數(shù)字信號(hào)進(jìn)行相應(yīng)的接收和處理。數(shù)據(jù)采集系統(tǒng)作為數(shù)據(jù)采集的手段，在移動(dòng)通信、圖像采集、無線電等領(lǐng)域有重要作用[1]。隨著電子信息技術(shù)的飛速發(fā)展，電信號(hào)呈現(xiàn)出高度復(fù)雜化的變化趨勢(shì)，高頻、瞬態(tài)信號(hào)的捕獲、分析需要更高帶寬、更高采樣率的數(shù)據(jù)采集系統(tǒng)。提升數(shù)據(jù)采集系統(tǒng)前端ADC 的性能和利用并行采樣方法的系統(tǒng)架構(gòu)是提高采集系統(tǒng)性能的2 個(gè)有效途徑。ADC 芯片是數(shù)據(jù)采集系統(tǒng)的核心[2]，ADC 芯片的性能決定了數(shù)據(jù)采集系統(tǒng)的性能，但如今在ADC 的模擬電路設(shè)計(jì)中，設(shè)計(jì)出高采樣率、高精度的ADC 具有很大的挑戰(zhàn)性。因此本文從并行架構(gòu)出發(fā)，基于多顆ADC 板級(jí)交織采樣技術(shù)，提出了一種超寬帶數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法。

本文重點(diǎn)介紹了采集系統(tǒng)中4 相位時(shí)鐘模塊、微變延時(shí)限模塊與信號(hào)獲取模塊的設(shè)計(jì)。4 相位時(shí)鐘模塊提供一種4 路ADC 芯片交替采樣的時(shí)鐘方案；微變延時(shí)限模塊完成對(duì)4 路子ADC 芯片的延時(shí)微調(diào)功能，用以解決時(shí)間交織技術(shù)帶來的誤差；信號(hào)獲取模塊保證輸入至ADC 采樣的模擬信號(hào)的質(zhì)量。對(duì)數(shù)據(jù)采集系統(tǒng)單音信號(hào)下多頻點(diǎn)和寬帶信號(hào)的測(cè)試結(jié)果表明：在12 GSa/s 采樣時(shí)鐘下，單音信號(hào)時(shí)鐘輸入在10 MHz～2 GHz 范圍內(nèi)，采集系統(tǒng)的平均有效位數(shù)（ENOB）不低于7.2 bit，無雜散動(dòng)態(tài)范圍（SFDR）均在58 dB 以上；對(duì)于寬帶信號(hào)具有一定的數(shù)據(jù)采集能力，在1～3 GHz 寬帶信號(hào)輸入下信噪比（SNR）在30 dB以上。

2 數(shù)據(jù)采集系統(tǒng)的基本原理

時(shí)間交織技術(shù)是一種將多顆ADC 芯片并聯(lián)的手段，對(duì)多顆子ADC 芯片并行交替采樣，從而使得整個(gè)系統(tǒng)的采樣率倍增。圖1 為一種4 路板級(jí)交織的數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖，每個(gè)ADC 結(jié)構(gòu)相同且擁有相同的采樣周期[3]。每個(gè)相鄰ADC 的采樣時(shí)鐘相互錯(cuò)1/4 個(gè)采樣周期，使這4 個(gè)ADC 能在一個(gè)時(shí)鐘周期內(nèi)采樣4次，且每次采到的信息并不重合。最后通過邏輯電路把每個(gè)ADC 輸出的數(shù)字碼按照采樣先后順序整合起來，若單通道ADC 的采樣率為Fs，那么最終得到采集系統(tǒng)整體的采樣率即為4Fs，而精度仍然是子通道ADC 的精度[4]。

圖1 4 路板級(jí)交織的數(shù)據(jù)采集系統(tǒng)

將多顆ADC 芯片集成在板卡的設(shè)計(jì)方案有利于縮小設(shè)計(jì)周期與流程，便于采集系統(tǒng)的開發(fā)與調(diào)試，最終完成對(duì)多顆ADC 芯片的板級(jí)交織，大大提高了采樣速度，實(shí)現(xiàn)了超寬帶數(shù)據(jù)采集系統(tǒng)。

3 數(shù)據(jù)采集系統(tǒng)關(guān)鍵模塊設(shè)計(jì)

3.1 低抖動(dòng)4 相位時(shí)鐘產(chǎn)生模塊

低抖動(dòng)4 相位時(shí)鐘產(chǎn)生模塊將產(chǎn)生4 路相位差為90°的采樣時(shí)鐘，以實(shí)現(xiàn)對(duì)4 顆3 GSa/s 采樣率、12 bit ADC 芯片的等間隔采樣。由于高頻下多路時(shí)鐘之間的相位差關(guān)系不便于調(diào)節(jié)，在現(xiàn)有的時(shí)鐘方案下，產(chǎn)生一組達(dá)到3 GSa/s 等間隔采樣的時(shí)鐘存在一定困難。設(shè)計(jì)交織采樣時(shí)鐘的方案一般有2 種：一種方案提出直接通過時(shí)鐘芯片自身的延時(shí)功能，依次產(chǎn)生4 路相位差相同的采樣時(shí)鐘[5]；另一種方案為在4 路子ADC前加入定制數(shù)字電路，控制數(shù)據(jù)選通，使得4 路子通道的時(shí)鐘依次對(duì)ADC 進(jìn)行采樣[6]。對(duì)于本次設(shè)計(jì)，方案1很難找到可以提供給4 路高速、高精度ADC 采樣時(shí)鐘和相位調(diào)整的時(shí)鐘芯片，當(dāng)采樣率較高時(shí)，一般時(shí)鐘芯片會(huì)產(chǎn)生抖動(dòng)和噪聲，極大地影響了產(chǎn)生時(shí)鐘的相位關(guān)系。在方案2 中，前置的數(shù)字電路會(huì)增加數(shù)據(jù)采集板卡的復(fù)雜度和不穩(wěn)定性。因此本文的數(shù)據(jù)采集系統(tǒng)采用了一種多級(jí)鎖相環(huán)（PLL）結(jié)構(gòu)，用以實(shí)現(xiàn)低抖動(dòng)的4 相位時(shí)鐘模塊。

本設(shè)計(jì)采用的4 路等間隔采樣時(shí)鐘方案如下，選擇3 級(jí)PLL 的架構(gòu)來產(chǎn)生所需要的時(shí)鐘。其中第1 級(jí)PLL 為晶振發(fā)生器，產(chǎn)生初始的參考時(shí)鐘，無需外部時(shí)鐘輸入，第2 級(jí)與第3 級(jí)PLL 需要提供外部的時(shí)鐘輸入。3 級(jí)鎖相環(huán)時(shí)鐘架構(gòu)如圖2 所示，第1 級(jí)PLL 產(chǎn)生初始的122.88 MHz 時(shí)鐘信號(hào)作為參考時(shí)鐘給到第2級(jí)PLL，第2 級(jí)PLL 將產(chǎn)生的184.32 MHz 時(shí)鐘給到第3 級(jí)PLL。這里第2 級(jí)PLL 的作用有2 點(diǎn)，首先是第3 級(jí)時(shí)鐘會(huì)產(chǎn)生2949.12 MHz 信號(hào)作為最終的采樣時(shí)鐘，第3 級(jí)PLL 會(huì)對(duì)信號(hào)倍頻進(jìn)行放大，因此，需要將122.88 MHz 時(shí)鐘轉(zhuǎn)為184.32 MHz，與下一級(jí)的輸出目標(biāo)2949.12 MHz 為整倍數(shù)關(guān)系；同時(shí)考慮到時(shí)鐘傳到下一級(jí)2 顆PLL 時(shí)需要做到時(shí)鐘同步，若時(shí)鐘到達(dá)第3 級(jí)PLL 的時(shí)間不一致，會(huì)引起4 顆子ADC 的采樣時(shí)刻嚴(yán)重不一致，因此需要第2 級(jí)PLL 芯片具有參考時(shí)鐘功能，使2 片PLL3 的時(shí)刻同步。

圖2 3 級(jí)鎖相環(huán)時(shí)鐘架構(gòu)

第3 級(jí)PLL 最終產(chǎn)生4 路交織時(shí)鐘，第3 級(jí)產(chǎn)生的時(shí)鐘信號(hào)會(huì)經(jīng)過時(shí)鐘分配器，產(chǎn)生2 路相位相差180°的時(shí)鐘，這樣即可為第1 路與第3 路子ADC 提供采樣時(shí)鐘。如何產(chǎn)生90°的相位差是本次設(shè)計(jì)的一個(gè)關(guān)鍵，相位差90°分頻原理如圖3 所示[1]，在PLL 內(nèi)部產(chǎn)生了一個(gè)2 倍頻輸出時(shí)鐘，經(jīng)過2 個(gè)D 觸發(fā)器結(jié)構(gòu)后會(huì)輸出2 路相位相差90°的時(shí)鐘。借助該原理，圖2 中第2 顆PLL3 相對(duì)于第2 級(jí)PLL 的輸出產(chǎn)生了90°相位的滯后。這樣再經(jīng)過時(shí)鐘分配器就產(chǎn)生了差分的90°與270°信號(hào)輸出，為第2 顆與第4 顆子ADC 提供采樣時(shí)鐘。

圖3 相位差90°分頻原理

3.2 微變延時(shí)限模塊

理想情況下，時(shí)間交織要求4 顆ADC 均勻地交替采樣，相鄰?fù)ǖ赖牟蓸訒r(shí)鐘間隔相同。在實(shí)際的時(shí)間交織中，采樣時(shí)鐘的分頻與驅(qū)動(dòng)電路的不對(duì)稱造成了采樣時(shí)刻的偏差，這也會(huì)對(duì)量化結(jié)果產(chǎn)生影響。實(shí)際上，4 顆ADC 并沒有完全按照90°相位差交替采樣，存在采樣時(shí)間失配。存在的誤差例如失調(diào)失配、增益失配、采樣時(shí)刻偏差[7]，會(huì)嚴(yán)重影響ADC 板卡的性能，只有把這些誤差校準(zhǔn)到一定的范圍內(nèi)才能獲得預(yù)想的ADC 的性能。

因?yàn)椴蓸訒r(shí)刻誤差，時(shí)間失配誤差對(duì)結(jié)果的影響最大。圖4 為時(shí)間失配誤差值與ENOB 的關(guān)系曲線圖，此處時(shí)間失配誤差值代表子ADC 芯片采樣時(shí)刻間隔與理想采樣間隔的誤差值?？梢钥吹剑S著時(shí)間失配誤差值的增加，ADC 的性能會(huì)有明顯的下降。板卡需要具有對(duì)每一路時(shí)鐘在極短時(shí)間內(nèi)進(jìn)行微調(diào)的功能，只有4 路子ADC 具有可變延時(shí)才能實(shí)現(xiàn)后續(xù)的時(shí)間失配校準(zhǔn)功能。

圖4 時(shí)間失配誤差值與ENOB 的關(guān)系

構(gòu)建的可變延時(shí)限模塊如圖5 所示，通過數(shù)模轉(zhuǎn)換器（DAC）和延時(shí)芯片連接產(chǎn)生延時(shí)對(duì)ADC 進(jìn)行相位微調(diào)。從FPGA 向DAC 芯片發(fā)送數(shù)字信號(hào)編碼，讓DAC 可以產(chǎn)生一定范圍內(nèi)的可調(diào)電壓（0～2.5 V）。采用一種寬帶延時(shí)芯片，具有0～70 ps 的延時(shí)調(diào)整范圍，產(chǎn)生的延時(shí)隨輸入電壓線性變化。經(jīng)過延時(shí)芯片后信號(hào)分別給到采樣保持芯片和ADC。這樣4 顆ADC 都具有了自身的可變延時(shí)限功能，在后續(xù)的時(shí)鐘失配校準(zhǔn)階段可實(shí)現(xiàn)對(duì)4 顆ADC芯片的相位微調(diào)。

圖5 可變延時(shí)限模塊

3.3 輸入信號(hào)提取模塊

ADC 在獲取輸入模擬信號(hào)的過程中，采樣保持電路通常處在ADC 的最前端，是系統(tǒng)中非常重要的一環(huán)。采樣保持電路用于對(duì)輸入信號(hào)的采樣和保持，采樣保持電路獲取的信號(hào)精度決定了ADC 的最大精度和最大分辨率。ADC 會(huì)在采樣時(shí)鐘的控制下在采樣時(shí)刻進(jìn)行數(shù)據(jù)采集，而在采樣時(shí)鐘頻率非常高的情況下，ADC 的每次采樣會(huì)在采樣信號(hào)比較器閾值范圍內(nèi)抖動(dòng)，無法獲取到采樣時(shí)刻原本的位置。采樣時(shí)刻偏差如圖6 所示，每個(gè)采樣時(shí)刻會(huì)在極短時(shí)間范圍內(nèi)有波動(dòng)，而高采樣率下該波動(dòng)范圍內(nèi)采樣時(shí)刻量化值會(huì)有很大的偏移。

圖6 采樣時(shí)刻偏差示例

此外比較器的輸出節(jié)點(diǎn)[8]處于再生階段時(shí)電壓變化較大，這會(huì)經(jīng)過寄生電容，產(chǎn)生對(duì)輸入電壓的干擾，從而產(chǎn)生回踢噪聲。為了解決這一問題，需要在ADC前加入采樣保持電路，對(duì)輸入信號(hào)進(jìn)行采樣，盡量將真實(shí)的數(shù)據(jù)輸入到ADC 中。

因此在本設(shè)計(jì)的4 顆子ADC 前加入具有高采樣帶寬的采樣保持電路芯片TH，確保了輸入至4 顆ADC 芯片中模擬信號(hào)的質(zhì)量，信號(hào)提取模塊結(jié)構(gòu)如圖7 所示。該采樣保持芯片的最大精度為8 bit，考慮到本設(shè)計(jì)采集系統(tǒng)中4 顆ADC 芯片的實(shí)際可量化ENOB小于8 bit，該采樣保持芯片量化精度滿足采集系統(tǒng)設(shè)計(jì)要求。采樣保持芯片模擬信號(hào)帶寬達(dá)8 GHz，最大采樣率支持4 GSa/s，符合ADC 的3 GSa/s 采樣率要求。

圖7 信號(hào)提取模塊結(jié)構(gòu)

4 電路實(shí)現(xiàn)和測(cè)試結(jié)果

4.1 數(shù)據(jù)采集系統(tǒng)功能測(cè)試

設(shè)計(jì)完成的板卡如圖8 所示，序號(hào)1 處為2 顆第3 級(jí)鎖相環(huán)，序號(hào)2 處為集成在板卡上的4 顆ADC 芯片，序號(hào)3 處為采樣保持芯片，序號(hào)4 處為可變延時(shí)模塊的4 顆DAC 芯片，序號(hào)5 處為4 顆延時(shí)芯片。

圖8 板卡實(shí)物圖

數(shù)據(jù)采集系統(tǒng)的驅(qū)動(dòng)模塊采用上位機(jī)-軟核-AXI總線結(jié)構(gòu)，該模塊通過頂層C 代碼對(duì)板卡上芯片的寄存器進(jìn)行配置，經(jīng)過AXI 總線將數(shù)據(jù)傳輸至各個(gè)芯片，驅(qū)動(dòng)4 相位時(shí)鐘模塊、可變延時(shí)模塊與信號(hào)獲取模塊。在上位機(jī)中通過網(wǎng)口通信完成FPGA 后臺(tái)校準(zhǔn)，將時(shí)間交織技術(shù)產(chǎn)生的誤差校準(zhǔn)至理想范圍內(nèi)。

在500 MHz 下測(cè)試板卡單顆ADC 芯片性能，獲取交織后采集系統(tǒng)性能的理想值。羅德與施瓦茨公司生產(chǎn)的SMM100A 信號(hào)發(fā)生器提供正弦波信號(hào)，該信號(hào)源諧波大小在-70 dB 左右，輸出頻率為500 MHz，幅值為12 dB。測(cè)試結(jié)果如表1 所示，當(dāng)輸入采集系統(tǒng)的時(shí)鐘為500 MHz 時(shí)，每顆ADC 芯片的采樣信號(hào)時(shí)鐘頻率為125 MHz，可以看到4 顆ADC 芯片的ENOB 不低于7.29 bit，SFDR 與除基波外最大雜散幅值（SFDR2）均不小于59 dB。采集板卡是對(duì)4 顆ADC芯片交織采樣，單顆ADC 芯片的性能參數(shù)反映了數(shù)據(jù)采集系統(tǒng)理想條件下的最高性能。

表1 500 MHz 下板卡4 顆子ADC 性能

為了分析芯片焊接在板卡上帶來的性能損失，通過單顆ADC 的評(píng)估板單獨(dú)測(cè)試了每顆ADC 芯片集成在板卡前的性能水平，ADC 芯片單顆性能如表2 所示?？梢钥吹綄DC 焊接在板卡上后會(huì)產(chǎn)生一些性能差異，這是由板卡上電路構(gòu)造如輸入損耗、亞穩(wěn)態(tài)等帶來的一些不可避免的性能損失。

表2 125 MHz 下4 顆子ADC 集成在板卡前的性能

500 MHz 下的單音信號(hào)頻譜如圖9 所示，選取40萬個(gè)點(diǎn)進(jìn)行計(jì)算，采樣率為12 GSa/s。在500 MHz 下，數(shù)據(jù)采集系統(tǒng)的ENOB 為7.32 bit、SFDR2 為57.92 dB、SFDR為60.13 dB、SNR 為40.77 dB。交織后采集系統(tǒng)的性能與單顆子ADC 性能相近，這代表板級(jí)交織效果達(dá)到理想預(yù)期，即數(shù)據(jù)采集系統(tǒng)的精度與單顆ADC芯片精度保持一致。

圖9 500 MHz 下的單音信號(hào)頻譜

4.2 各個(gè)頻點(diǎn)下的板卡測(cè)試

在單音信號(hào)下測(cè)試多頻點(diǎn)采集系統(tǒng)的性能，測(cè)試頻點(diǎn)依次選擇10 MHz、100 MHz、500 MHz、800 MHz、1 GHz、1.2 GHz、1.5 GHz、2 GHz，測(cè)試結(jié)果見表3。

表3 各個(gè)頻點(diǎn)下數(shù)據(jù)采集系統(tǒng)性能

在輸入信號(hào)幅值為12 dB、采樣率為12 GSa/s、單音信號(hào)頻率為10 MHz～2 GHz 的條件下，采集系統(tǒng)的ENOB 均 在7.2 bit 以 上，SFDR 均 在58 dB 以 上，SFDR2 均在54 dB 以上，在性能上與單顆ADC 芯片的性能接近，與期望中的設(shè)計(jì)目標(biāo)相符合。

4.3 寬帶信號(hào)測(cè)試

寬帶信號(hào)測(cè)試不同于信號(hào)后處理的濾波校準(zhǔn)，通過可變延時(shí)限功能可以將板卡本身校準(zhǔn)到最佳性能，這樣可以直接從塊狀存儲(chǔ)器（BRAM）中讀出校準(zhǔn)后的數(shù)據(jù)，通過濾波校準(zhǔn)信號(hào)后處理的方法無法滿足寬帶信號(hào)校準(zhǔn)的需求，該采集系統(tǒng)在對(duì)中心頻點(diǎn)校準(zhǔn)后可用于處理寬帶信號(hào)。

信號(hào)源選擇帶寬為2 GHz、起始頻率為1 GHz、終止頻率為3 GHz 的寬帶信號(hào)，信號(hào)幅值為14 dB。選擇2 GHz 作為中心頻點(diǎn)下的校準(zhǔn)參數(shù)，在2 GHz 校準(zhǔn)后進(jìn)行寬帶信號(hào)測(cè)試。寬帶信號(hào)測(cè)試結(jié)果如圖10 所示，可以看出，寬帶信號(hào)的SNR 為30 dB，該測(cè)試結(jié)果驗(yàn)證了采集系統(tǒng)的寬帶信號(hào)采集功能。

圖10 寬帶信號(hào)測(cè)試結(jié)果頻譜

5 結(jié)論

本研究介紹了數(shù)據(jù)采集系統(tǒng)的基本原理，提出了一種多顆ADC 芯片板級(jí)交織的設(shè)計(jì)方法。重點(diǎn)介紹了基于交織技術(shù)的采集系統(tǒng)中一些關(guān)鍵模塊的設(shè)計(jì)方案，包括4 相位低抖動(dòng)時(shí)鐘模塊、微變延時(shí)限模塊與數(shù)據(jù)提取模塊。在測(cè)試環(huán)節(jié)中，典型頻率500 MHz 下采集系統(tǒng)的ENOB 為7.32 bit，SFDR2 為57.92 dB，SFDR 為60.13 dB，SNR 為40.77 dB，并對(duì)數(shù)據(jù)采集功能進(jìn)行了驗(yàn)證。數(shù)據(jù)采集系統(tǒng)在10 MHz～2 GHz 單音信號(hào)下的ENOB 不低于7.2 bit，SFDR 均在58 dB 以上。寬帶信號(hào)測(cè)試結(jié)果顯示，信噪比為30 dB。