扎西群宗，次 央

（1.西藏自治區(qū)廣電局033臺(tái)，西藏 拉薩 850000；2.西藏自治區(qū)廣電局071臺(tái)，西藏 拉薩 850000）

0 引 言

隨著技術(shù)不斷發(fā)展與進(jìn)步，集成電路芯片的集成度越高，電路中晶體管的尺寸越小，電路的工作速度就越快，同時(shí)對(duì)集成電路的功耗要求也就越高，集成電路在功耗設(shè)計(jì)過程中需要注意的問題也越來越多[1,2]。在同樣功能需求的情況下，采用互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor，CMOS）的集成電路具有功耗較低的優(yōu)勢(shì)，尤其是靜態(tài)功耗[3,4]。功耗的非穩(wěn)態(tài)直接導(dǎo)致電路的溫度明顯上升，電路的可靠性大大降低，因此對(duì)靜態(tài)邏輯電路功耗進(jìn)行優(yōu)化具有十分重要的現(xiàn)實(shí)意義和應(yīng)用價(jià)值[5]。本文提出基于遞歸學(xué)習(xí)的靜態(tài)邏輯電路功耗優(yōu)化方法研究，在構(gòu)建靜態(tài)邏輯電路功耗模型的基礎(chǔ)上，利用遞歸學(xué)習(xí)的方式對(duì)靜態(tài)邏輯電路功耗收斂進(jìn)行優(yōu)化。

1 靜態(tài)邏輯電路功耗收斂?jī)?yōu)化方法

1.1 構(gòu)建靜態(tài)邏輯電路功耗模型

在對(duì)靜態(tài)邏輯電路功耗收斂進(jìn)行優(yōu)化前，結(jié)合電路功耗本身的屬性特征構(gòu)建功耗模型[6]。一般情況下，靜態(tài)邏輯電路功耗可分為靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分。其中，靜態(tài)功耗的計(jì)算公式為

式中：Wj為靜態(tài)邏輯電路的靜態(tài)功耗；Iz為通過柵極氧化層的隧穿電流值；I1為反偏二極管的漏電流值；Ib為電路競(jìng)爭(zhēng)電流值；It為MOS晶體管的亞閾導(dǎo)通電流值；U為經(jīng)過靜態(tài)邏輯電路的電壓值大小[7,8]。

動(dòng)態(tài)功耗的計(jì)算公式為

式中：Wd為靜態(tài)邏輯電路的動(dòng)態(tài)功耗；Id為P型金屬氧化物半導(dǎo)體（P-channel Metal Oxide Semiconductor，PMOS）和N型金屬氧化物半導(dǎo)體（N-channel Metal Oxide Semiconductor，NMOS）同時(shí)導(dǎo)通時(shí)產(chǎn)生的短路電流值；Wf為負(fù)載電容充放電引起的開關(guān)功耗。

漏電流是決定靜態(tài)功耗大小的關(guān)鍵因素，經(jīng)過電路的電流信號(hào)跳變頻率不會(huì)對(duì)其產(chǎn)生影響，電路中的信號(hào)翻轉(zhuǎn)情況是決定動(dòng)態(tài)功耗大小的主要因素[9]。柵極氧化層厚度的改變將直接導(dǎo)致靜態(tài)邏輯電路的總漏電流值增加，對(duì)應(yīng)的靜態(tài)功耗也將隨之增加。在此基礎(chǔ)上，造成靜態(tài)邏輯電路功耗參量波動(dòng)的其他因素包括電源電壓和電流的大小。

在特定的應(yīng)用范圍內(nèi)，瞬時(shí)功耗與電源電壓和電流成正比關(guān)系，以此為基礎(chǔ)構(gòu)建以電壓為核心的功耗表示方式，具體為

式中：Uin為靜態(tài)邏輯電路的輸入電壓值；Uout為靜態(tài)邏輯電路的輸出電壓值；t為運(yùn)行時(shí)間。

在此基礎(chǔ)上，本文構(gòu)建的靜態(tài)邏輯電路功耗模型可以表示為

式中：Wz為靜態(tài)邏輯電路的總功耗。

1.2 基于遞歸學(xué)習(xí)的功耗收斂?jī)?yōu)化

在上述基礎(chǔ)上，采用遞歸學(xué)習(xí)的方式對(duì)靜態(tài)邏輯電路功耗收斂效果進(jìn)行優(yōu)化。在電路正常運(yùn)行的條件下，靜態(tài)邏輯電路電壓的收斂速度是影響其功耗收斂效果的重要因素。基于遞歸學(xué)習(xí)的靜態(tài)邏輯電路功耗收斂?jī)?yōu)化流程如圖1所示。

圖1 基于遞歸學(xué)習(xí)的靜態(tài)邏輯電路功耗收斂?jī)?yōu)化流程

采用遞歸學(xué)習(xí)對(duì)靜態(tài)邏輯電路功耗收斂進(jìn)行優(yōu)化前，需要先進(jìn)行參數(shù)準(zhǔn)備?？紤]到集成程度是影響柵極氧化層厚度的主要因素，在數(shù)據(jù)準(zhǔn)備階段要對(duì)電路單元的類型與尺寸進(jìn)行分析。綜合考慮當(dāng)前延時(shí)情況，設(shè)置不同的電壓值，分析不同電壓環(huán)境下靜態(tài)邏輯電路單元延時(shí)的標(biāo)準(zhǔn)差和均值。根據(jù)獲取的延時(shí)數(shù)據(jù)，計(jì)算各個(gè)單元對(duì)應(yīng)的功耗值，計(jì)算公式為

式中：Wzi為靜態(tài)邏輯電路中i單元的功耗；為靜態(tài)邏輯電路中i單元的延時(shí)標(biāo)準(zhǔn)差；εi為靜態(tài)邏輯電路中i單元的延時(shí)均值。

構(gòu)建以靜態(tài)邏輯電路各個(gè)單元功耗為基礎(chǔ)的時(shí)序庫(kù)，為后續(xù)的優(yōu)化調(diào)節(jié)過程提供數(shù)據(jù)參考。將電路的延時(shí)作為遞歸學(xué)習(xí)的敏感度函數(shù)，計(jì)算電路中所有單元在時(shí)序庫(kù)內(nèi)的敏感度函數(shù)值，當(dāng)對(duì)應(yīng)單元的參數(shù)不造成電路功耗的波動(dòng)時(shí)，將其作為可替換的單元進(jìn)行敏感度量化設(shè)置，并保存到時(shí)序庫(kù)隊(duì)列中。在此基礎(chǔ)上，對(duì)隊(duì)列中單元敏感度按照取絕對(duì)值后降序的方式進(jìn)行排列，單位時(shí)間內(nèi)功耗下降幅度越大，則表明此時(shí)延時(shí)和延時(shí)偏差的波動(dòng)范圍越小，對(duì)應(yīng)靜態(tài)邏輯電路功耗收斂性越高。逐個(gè)替換隊(duì)列中的敏感度函數(shù)值，當(dāng)對(duì)應(yīng)的功耗延時(shí)小于該單元的可調(diào)節(jié)余量時(shí)則保留該替換操作。完成對(duì)電路單位運(yùn)行周期內(nèi)各個(gè)單元全局時(shí)序的計(jì)算后，確保電路不存在時(shí)序違規(guī)，此時(shí)輸出結(jié)果即為功耗收斂?jī)?yōu)化后的參數(shù)。

2 測(cè)試分析

為了驗(yàn)證本文提出的基于遞歸學(xué)習(xí)算法的電路功耗優(yōu)化方法的有效性，將其與文獻(xiàn)[4]所提方法和文獻(xiàn)[5]所提方法進(jìn)行功率控制對(duì)比測(cè)試。在測(cè)試階段，測(cè)試電路共計(jì)27個(gè)，使用C語言將設(shè)計(jì)的優(yōu)化方法轉(zhuǎn)化為可執(zhí)行的控制措施。本文使用的操作系統(tǒng)為Windows 2020，編譯工具為VC10.0，對(duì)應(yīng)的硬件環(huán)境參數(shù)為Intel Pentium（R）Dual-Core，中央處理器（Central Processing Unit，CPU）大小為256 GB，隨機(jī)存取存儲(chǔ)器（Random Access Memory，RAM）大小為6.0 GB。

為了確保功耗測(cè)試結(jié)果的可靠性，采用隨機(jī)生成的方式產(chǎn)生輸入數(shù)、輸出數(shù)和乘積項(xiàng)數(shù)。設(shè)置初始慣性權(quán)重系數(shù)為1.0，終止慣性權(quán)重系數(shù)為0.20，按照線性遞減的計(jì)算方式在學(xué)習(xí)因子為1.2的條件下進(jìn)行200次迭代。3種方法對(duì)FPRM靜態(tài)邏輯電路的功耗收斂時(shí)間測(cè)試結(jié)果如表1所示，

表1 FPRM靜態(tài)邏輯電路功耗收斂時(shí)間

在3種方法對(duì)靜態(tài)邏輯電路功耗的控制過程中，對(duì)應(yīng)的收斂時(shí)間都隨著測(cè)試電路的類型出現(xiàn)了明顯的波動(dòng)。對(duì)于5xpl、newtag、Cu、pml、pcle、cc以及mux等規(guī)模較小的電路，3種方法的收斂時(shí)間相近；對(duì)于sym10等規(guī)模較大的電路，本文所提方法的收斂時(shí)間均較短，能夠?qū)崿F(xiàn)FPRM邏輯電路功耗的快速收斂。

3種方法對(duì)混合極性XNOR/OR電路的功耗收斂時(shí)間測(cè)試結(jié)果如表2所示。

表2 混合極性XNOR/OR電路功耗收斂時(shí)間

對(duì)于Rd84、Conl、MisexI等規(guī)模較小的電路，3種方法的收斂時(shí)間差異并不明顯；對(duì)于Table、Spla等規(guī)模較大的電路，本文所提方法的收斂時(shí)間較短，可以實(shí)現(xiàn)混合極性XNOR/OR電路功耗的快速收斂。

3 結(jié) 論

綜上所述，設(shè)計(jì)基于遞歸學(xué)習(xí)的靜態(tài)邏輯電路功耗優(yōu)化方法，從電路功耗的收斂性角度出發(fā)，利用遞歸學(xué)習(xí)的優(yōu)勢(shì)大大減少靜態(tài)邏輯電路功耗維持穩(wěn)定的時(shí)間開銷。通過本文的研究，以期為實(shí)際靜態(tài)邏輯電路的運(yùn)行提供幫助，促進(jìn)相關(guān)行業(yè)的長(zhǎng)久發(fā)展。