葉宗祥，史良俊

（1.中國電子科技集團公司第五十五研究所，南京210096；2.無錫力芯微電子股份有限公司，江蘇無錫 214028）

1 引言

隨著半導(dǎo)體集成電路技術(shù)的發(fā)展，CMOS工藝由于其靜態(tài)功耗低、速度快、單管面積小等優(yōu)點被廣泛應(yīng)用于數(shù)字電路當(dāng)中，并且隨著特征尺寸的減小及電源電壓的下降，其優(yōu)勢越來越明顯[1-2]。CMOS輸出結(jié)構(gòu)在數(shù)字電路中同樣占據(jù)主導(dǎo)地位[3]。然而，CMOS輸出結(jié)構(gòu)在功耗上受漏電的影響較大，對運用了CMOS輸出結(jié)構(gòu)的消費電子產(chǎn)品來說，漏電問題對其電池壽命和耐用性有著直接的影響[4]。1997年，SHIGEMATSU等[5]設(shè)計了一種多閾值電壓CMOS電路（MTCMOS），通過使用斷電技術(shù)來降低閾值電壓和待機漏電。2000年，POWELL等[6]將一種稱為“gated-Vdd”的電路機制運用在基層直接渲染（DRI）緩存中，其關(guān)鍵思路為在SRAM單元中的電源或地路徑上引入額外的晶體管，晶體管在被使用的部分開啟，在未被使用的部分關(guān)斷，從而關(guān)斷了緩存中未使用部分的電源電壓，并消除了漏電。2003年，MUKHOPADHYAY等[7]提出了一種基于柵極和亞閾值漏電對總漏電的占比輸入向量選擇技術(shù)來降低電路中的總漏電，與傳統(tǒng)的晶體管堆疊技術(shù)相比，該技術(shù)在50 nm器件中降低了44%的漏電。

在便攜式設(shè)備中，經(jīng)常存在多種電源供電并存的現(xiàn)象，由于電源啟動有先后，會出現(xiàn)后級的設(shè)備先供電、前級設(shè)備后供電的情況，此時就容易觸發(fā)后級設(shè)備向前級的輸出端口漏電的狀況。本文針對CMOS輸出結(jié)構(gòu)的反向漏電問題，從電路的相關(guān)理論出發(fā)，基于華潤微電子0.25 μm 5 V工藝，設(shè)計了一種改良的CMOS輸出結(jié)構(gòu)，經(jīng)過多次迭代仿真、調(diào)試及流片，證明其漏電水平符合預(yù)期。

2 電路設(shè)計及分析

2.1 傳統(tǒng)結(jié)構(gòu)

傳統(tǒng)的CMOS輸出結(jié)構(gòu)如圖1（a）所示，該結(jié)構(gòu)由1個PMOS管和1個NMOS管上下堆疊構(gòu)成，2個晶體管的連接處OUT為輸出端口。當(dāng)該結(jié)構(gòu)運用于數(shù)字電路中時，在工作狀態(tài)下，電壓VP和VN由同一個信號控制，在同一時刻只有一個MOS管導(dǎo)通，另一個MOS管截止，在電源和地之間沒有直流通路，因此靜態(tài)功耗幾乎為0；在睡眠狀態(tài)下，PMOS管和NMOS管都關(guān)閉，輸出表現(xiàn)為高阻，所以靜態(tài)功耗也為0[8]。該結(jié)構(gòu)利用PMOS管和NMOS管的互補關(guān)系，使其具有開/關(guān)狀態(tài)強、噪聲容限大、扇出能力強、可控性好、輸入阻抗高以及靜態(tài)功耗低等優(yōu)點，因此受到人們的青睞而應(yīng)用廣泛[9-10]。但是傳統(tǒng)結(jié)構(gòu)在某些特殊應(yīng)用場合下存在缺陷，圖1（b）為其漏電示意圖，當(dāng)輸出端口被上拉而先于電源上電時，輸出變?yōu)楦唠娖?，而輸入端口處無信號輸入，PMOS管柵極所接的VP和電源都變?yōu)榈碗娖?，進而導(dǎo)致PMOS管導(dǎo)通。在這種情況下輸出與電源之間存在著一條導(dǎo)電通路，而導(dǎo)通的PMOS管阻抗較小，從而在該通路上產(chǎn)生大電流，導(dǎo)致不必要功耗的增加，甚至有燒壞電路的風(fēng)險。

圖1 傳統(tǒng)的CMOS輸出結(jié)構(gòu)電路和漏電示意圖

2.2 改良型結(jié)構(gòu)

2.2.1 改良型結(jié)構(gòu)整體電路

為了解決傳統(tǒng)CMOS輸出結(jié)構(gòu)反向漏電問題，本文提出的改良型CMOS輸出結(jié)構(gòu)電路如圖2所示，其特點為通過引入額外的使能信號和供電的中間節(jié)點，在特定情況下，以內(nèi)部邏輯控制電路抬高中間節(jié)點電壓，避免出現(xiàn)大電流導(dǎo)通路徑，從而解決漏電的問題。在圖2中，EN為使能信號，INPUT為邏輯輸入信號，P1、N1和N2為輸出驅(qū)動管。需要注意的是，圖中與非門NAND2的供電電壓為VA；PMOS管的阱電位（襯底電位）有2種接法，一種是接到電源VDD，另一種是接到中間節(jié)點VA。

圖2 改良型CMOS輸出結(jié)構(gòu)電路

2.2.2抑制反向漏電原理分析

當(dāng)電源正常供電時，P6以二極管連接器件的形式導(dǎo)通，為節(jié)點VA提供接近于電源VDD的電壓。此時，可根據(jù)使能信號EN的狀態(tài)，對電路的功能進行分析。

當(dāng)EN為高電平時，N4導(dǎo)通，節(jié)點A1的電壓被下拉，進而P4導(dǎo)通，VA進一步被上拉，并基本和VDD保持相同。此時，或非門NOR2和NAND2都對INPUT實現(xiàn)了取反的功能，并通過進一步推理，可得該電路INPUT與OUT的邏輯關(guān)系為OUT=INPUT，其中INPUT分別為高電平和低電平時所對應(yīng)的信號路徑如圖3（a）、（b）所示（為簡化分析，已略去部分電路，灰色表示處于截止?fàn)顟B(tài)）。

當(dāng)INPUT為高電平時，NOR2和NAND2的輸出為低電平，P7、P8和P9相繼導(dǎo)通，進而節(jié)點A4和A5都變?yōu)楦唠娖剑謩e驅(qū)動N2和N1，使OUT變?yōu)榈碗娖健４藭r的主信號路徑由NAND2、P8和N2（P9和N3）組成。

當(dāng)INPUT為低電平時，NOR2和NAND2的輸出為高電平，N5導(dǎo)通，節(jié)點A5變?yōu)榈碗娖?，給N7創(chuàng)造了導(dǎo)通的條件，N7導(dǎo)通，節(jié)點A3也變?yōu)榈碗娖?，?qū)動P1，使OUT變?yōu)楦唠娖?。此時的主信號路徑由NOR2、N7和P1組成。

圖3 EN為高電平時電路的邏輯取反功能

當(dāng)EN為低電平時，輸出高阻態(tài)如圖4所示，NOR2的輸出為低電平，P7導(dǎo)通，N7截止，節(jié)點A3變?yōu)楦唠娖?，使得P1截止；NAND2的輸出為高電平，N5和N6導(dǎo)通，節(jié)點A4和A5變?yōu)榈碗娖?，使得N1和N2截止。由于輸出驅(qū)動管P1、N1和N2都截止，OUT表現(xiàn)為高阻狀態(tài)，此時，P2、P5和N4也都截止，其所在支路上也無電流通路。

在EN為低電平時存在一個隱患，節(jié)點A2通過電阻R3與OUT連接，穩(wěn)態(tài)下A2的電壓與OUT相同，而節(jié)點A2又作為若干器件及反相器INV2的輸入，當(dāng)反相器的輸入為高阻時，一定會導(dǎo)致在反相器中存在大量的泄漏電流。因此在實際使用過程中，要求OUT在高阻狀態(tài)下通過電阻R3連接至高電平電位，從而避免在輸出高阻態(tài)時引起漏電問題。

輸出高電平、電源低電平時抑制漏電原理如圖5所示。當(dāng)VDD沒有被供電（為低電平），而OUT接高電平，INPUT和EN也均為低電平時，由VDD供電的邏輯門INV1、INV2和NOR2的輸出也為低電平。節(jié)點A2為高電平，P2和P5的柵級分別通過電阻R2和R1連接到VDD，所以P2和P5導(dǎo)通。節(jié)點A2的電壓可通過P2傳遞給節(jié)點VA，進而為電路提供供電電壓，使得P7導(dǎo)通。NAND2由VA供電，在其2個輸入都為低電平的情況下，輸出為高電平，使得N5和N6導(dǎo)通。除P2、P5、P7、N5和N6導(dǎo)通之外，其余晶體管均處于截止?fàn)顟B(tài)，在節(jié)點VA到電源或地之間均不存在電流通路。

由上述分析中可以看出，在正常供電時，電路可以實現(xiàn)正常的邏輯輸出功能；而在電源未上電或接地、輸出端口接高電平時，可以通過內(nèi)部的控制電路將輸出端口的高電平傳遞給電路進行供電，并使得電路中絕大部分晶體管處于截止?fàn)顟B(tài)，避免出現(xiàn)導(dǎo)通的支路，從而抑制輸出端口對電源的漏電。但是該改良型結(jié)構(gòu)也存在一定的缺陷：首先，結(jié)構(gòu)較復(fù)雜，相較傳統(tǒng)CMOS輸出結(jié)構(gòu)的二管單元，以犧牲成本的代價實現(xiàn)了特殊條件下的應(yīng)用功能；其次，在正常工作時，高阻態(tài)輸出不能懸空，需要接到相對較高的電平，否則內(nèi)部的反相器會產(chǎn)生漏電通路。

圖4 EN為低電平時輸出的高阻態(tài)

圖5 輸出高電平、電源低電平時抑制漏電原理

3 電路仿真與測試

采用華潤微電子0.25 μm 5 V工藝搭建電路結(jié)構(gòu)，漏電分析直流仿真電路如圖6所示，圖中AD0～AD3、BD0～BD3為2組輸入端口，AO0～AO3、BO0～BO3為2組輸出端口，具有一一對應(yīng)關(guān)系，采用本文提出的方案設(shè)計每一個輸入至輸出的結(jié)構(gòu)，AOE和BOE為使能端口。在進行直流漏電情況仿真時，將其中4個輸出端口AO0、AO1、AO2和AO3都短接到高電位（3 V），其他所有端口及電源端保持懸空。仿真結(jié)果表明，4個輸出端口處的總漏電流只有0.4 nA左右。

3種不同模型（TT、FF、SS）的單端口漏電仿真波形如圖7所示，仿真條件：溫度為27℃，端口電壓為0～5 V，除了仿真的輸出端口外，其他的輸入/輸出都懸空?？梢钥吹?，SS模型和TT模型漏電在200 pA以內(nèi)，F(xiàn)F模型漏電較大一些，但最高也不到1 nA。

圖6 漏電分析直流仿真電路

圖7 不同模型下的漏電仿真波形

不同溫度下的端口漏電仿真波形如圖8所示。仿真條件：模型為TT，端口電壓分別為3 V、4 V和5 V，溫度掃描范圍為-40～85℃。隨著溫度的升高，漏電流明顯增加，其中漏電流從大到小對應(yīng)的端口電壓分別為5 V、4 V、3 V。即便在5 V端口電壓下，在85℃時最大漏電流也只有1.75 nA。

圖8 不同溫度下的漏電仿真波形

采用同樣寬長比（PMOS管的寬長比為630 μm/0.5 μm，NMOS管的寬長比為364 μm/0.55 μm）時，常用結(jié)構(gòu)的CMOS輸出端口漏電情況仿真結(jié)果如圖9所示，寬長比和本文論述的實例相同。仿真條件：模型分別為TT、FF和SS，溫度為27℃，掃描電壓范圍為0～5 V。可以看出，在理想情況下，5 V時的漏電流已經(jīng)超過了250 A，因此對于常用的CMOS輸出結(jié)構(gòu)，在使用時，禁止出現(xiàn)電源不上電而將輸出端口置成高電平的情形。

圖9 常用的CMOS輸出端口漏電仿真波形

在仿真結(jié)果符合預(yù)期后，對其進行版圖設(shè)計并流片，采用華潤微電子0.25 μm 5 V工藝，版圖如圖10所示（為便于觀察，已將上層鋁線隱去）。在版圖中左側(cè)為控制部分，右側(cè)為按照靜電放電（ESD）規(guī)則設(shè)計的驅(qū)動管。

圖10 本設(shè)計完整版圖

輸入端口懸空，輸出端口分別加3.6 V、4.3 V以及5 V電壓，在-55℃、25℃和125℃溫度下對樣品進行測試，測試結(jié)果如表1所示。測試規(guī)范為電流小于10 μA，實際測試時，在-55～125℃范圍內(nèi)，端口漏電流均接近0 A（萬用表測試最小精度為0.01 μA）。

將本文提出的結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)的電路端口漏電進行對比測試，結(jié)果如表2所示。測試在常溫下進行，芯片的輸入端口以及電源端口懸空，輸出端口外接電源電壓3 V，限流30 mA。根據(jù)測試對比可見，傳統(tǒng)的CMOS輸出結(jié)構(gòu)在電源不上電而輸出端接高電平時漏電非常大，電流直接為外接電源的限流值，采用本設(shè)計方案流片的樣品漏電則非常小。

表1 實際樣品端口漏電測試結(jié)果

表2 端口漏電對比

4 結(jié)論

本文提出了一種能夠抑制CMOS輸出端口反向漏電的結(jié)構(gòu)設(shè)計，傳統(tǒng)CMOS輸出結(jié)構(gòu)在電源斷電或者懸空而輸出端口接高電平時會存在較大的反向漏電，本文通過優(yōu)化結(jié)構(gòu)，在該特定狀態(tài)下以輸出端口為內(nèi)部電路供電，并通過邏輯組合，使得輸出端口到電源或者地之間沒有導(dǎo)電通路，從而抑制了反向漏電的情況。該結(jié)構(gòu)性能可靠，適用于一些特殊應(yīng)用場合。