姜 婷，陳偉男，夏振濤，胡繼寶，姜守望，孫永雪，李太平，謝永權(quán)

〈系統(tǒng)與設(shè)計〉

微光探測成像系統(tǒng)電路設(shè)計與實現(xiàn)

姜 婷，陳偉男，夏振濤，胡繼寶，姜守望，孫永雪，李太平，謝永權(quán)

（上海衛(wèi)星裝備研究所，上海 200240）

為滿足微光遙感衛(wèi)星領(lǐng)域?qū)ξ⒐馓綔y的需求，本文提出了一種基于微光CMOS圖像傳感器GSENSE2020的成像電路設(shè)計。該成像電路通過FPGA實現(xiàn)了對圖像傳感器的驅(qū)動控制以及高速圖像數(shù)據(jù)的接收和傳輸，通過DC/DC和LDO（low dropout regulator）為圖像傳感器提供了低噪聲供電電源，采用PMIC（power management IC）解決了FPGA上電時序問題，利用DDR3實現(xiàn)高速圖像緩存與處理，采用eMMC達到圖像數(shù)據(jù)存儲速率與容量的需求，應用FPGA的IP核及原語代替CameraLink接口轉(zhuǎn)換芯片實現(xiàn)CameraLink通信協(xié)議，從而完成圖像數(shù)據(jù)直接在CameraLink接口的高速傳輸。實驗結(jié)果表明，成像系統(tǒng)電路功能及性能都達到了預期設(shè)計目標，系統(tǒng)的輸出數(shù)據(jù)率可達2.4Gbps，幀頻高達25 fps，信噪比達到45.5dB。

微光探測；CMOS圖像傳感器；FPGA；LDO；PMIC；DDR3；eMMC；CameraLink

0 引言

CMOS圖像傳感器廣泛應用于通信、醫(yī)療、工業(yè)、航空、航天等民用和軍用領(lǐng)域的圖像探測器中。隨著其應用越來越廣泛，近年來人們對CMOS圖像傳感器的性能要求也越來越高，尤其在晨昏、夜間等低照度條件下進行地物探測，而常規(guī)的CMOS圖像傳感器的性能不能滿足這樣的需求。因此微光CMOS傳感器應運而生，開始應用于各類航天器中，可以有效擴展其工作照度條件和時段范圍，在更寬的時段內(nèi)對地進行觀察、對地面突發(fā)事件進行快速預警，如城市監(jiān)測、重大事件變革、自然災害、生態(tài)環(huán)境評估以及社會經(jīng)濟參量估算等應用場景[1-3]。目前國外微光遙感衛(wèi)星主要有美國軍事氣象衛(wèi)星（defense meteorological satellite program, DMSP）搭載的可見光成像線性掃描業(yè)務系統(tǒng)（operational line-scan system, OLS）和美國極軌衛(wèi)星（S-NPP）搭載的可見紅外成像輻射儀（visible infrared imaging radiometer suite, VIIRS）[4]；而國內(nèi)長光衛(wèi)星公司的“吉林一號”系列衛(wèi)星具有夜光遙感功能，可以獲取1m分辨率的彩色夜光影像，與此同時，由武漢大學與長光衛(wèi)星技術(shù)有限公司聯(lián)合研制的“珞珈一號”科學實驗衛(wèi)星是全球首顆專業(yè)夜光遙感衛(wèi)星[5-6]。

本文根據(jù)某商業(yè)航天項目對晨昏和夜晚的微光觀測需求，設(shè)計了一個微光探測成像系統(tǒng)電路[7-10]，并滿足高性能和高可靠性的要求。

1 系統(tǒng)總體方案設(shè)計概述

本設(shè)計的微光成像系統(tǒng)電路結(jié)構(gòu)如圖1所示，包括微光圖像傳感器、供電電源模塊、主控處理單元FPGA、存儲單元DDR3和eMMC、CameraLink傳輸接口及衛(wèi)星通信傳輸接口模塊等。其中微光圖像傳感器由電源模塊提供所需的電源，在FPGA產(chǎn)生驅(qū)動控制脈沖控制下，通過光學系統(tǒng)耦合感知微光輻射并進行光電轉(zhuǎn)換最終輸出高速數(shù)字圖像信號數(shù)據(jù)。該圖像數(shù)據(jù)經(jīng)由FPGA聯(lián)合DDR3進行高速緩存與處理并存于eMMC，最后通過CameraLink接口上傳至地面測試上位機進行顯示。該系統(tǒng)電路實現(xiàn)了高幀頻、高信噪比和微光探測的設(shè)計要求。

圖1 成像系統(tǒng)電路結(jié)構(gòu)

2 詳細硬件電路設(shè)計

2.1 圖像傳感器GSENSE2020簡介

本文設(shè)計中采用了GSENSE2020微光圖像傳感器，是由國內(nèi)公司長光辰芯研制的一款背照式CMOS圖像傳感器，具有2048×2048的分辨率，像素尺寸為6.5mm，具有全局卷簾曝光模式。在量化位數(shù)為12bit模式下，幀頻最高高達43frame/s，數(shù)據(jù)率可達4.8Gbps。當配置為低增益模式時，最大SNR可達47.39dB。

2.2 圖像傳感器驅(qū)動電路及電源電路設(shè)計

2.2.1 驅(qū)動電路設(shè)計

圖像傳感器GSENSE2020輸出數(shù)字信號，具有16路LVDS輸出數(shù)據(jù)通道和2對差分時鐘，31個數(shù)字控制管腳以及5個配置管腳。本文采用FPGA作為控制處理單元，完成對圖像傳感器的驅(qū)動控制和數(shù)據(jù)采集。該FPGA選自Xilinx公司的K7系列的XC7K325T。設(shè)計中16路的數(shù)據(jù)線和2對差分時鐘通過差分線與FPGA相連，36路控制線與FPGA單端相連。在PCB布局布線時，嚴格控制線路阻抗，16路差分數(shù)據(jù)線和2對差分時鐘控制為100Ω，36路控制線設(shè)置為50Ω，并且16路差分數(shù)據(jù)線和2對差分時鐘線走內(nèi)部高速層，鄰近上下層均為地層，形成屏蔽作用，同時做等長處理，從而保證信號質(zhì)量，采集到低噪聲圖像數(shù)據(jù)。

2.2.2 電源電路設(shè)計

微光成像系統(tǒng)供電主要分為兩大模塊：圖像傳感器GSENSE2020供電電路和FPGA及其他模塊供電電路。其中GSENSE2020需要4檔供電電壓，包括偏置電壓，模擬電壓及數(shù)字電壓3類。圖像傳感器的供電電源對圖像噪聲有一定的影響，因此其電源設(shè)計應采用低噪聲電源。同時考慮驅(qū)動能力和系統(tǒng)功耗，設(shè)計中采用DC/DC電源轉(zhuǎn)換器和LDO（低壓差線性穩(wěn)壓器）產(chǎn)生GSENSE2020所需的低噪聲電壓。其中DC/DC電源轉(zhuǎn)換器采用了LINEAR公司的LTM4622A芯片，具有寬的輸入電壓范圍，2A的雙通道輸出，將輸入電壓轉(zhuǎn)換為4.0V、2.2V以及1.5V，再經(jīng)過LDO產(chǎn)生圖像傳感器所需的電壓：3.8V、3.5V、2.0V以及0.8V。LDO芯片采用了TI公司的TPS7A8300，具有2A電流和低噪聲6mVrms輸出，且支持軟啟動，便于控制上電順序。圖2為TPS7A8300的典型設(shè)計電路，其輸入輸出均采用去耦電容對其進行去耦，并通過磁珠對電源線路上的高頻噪聲和尖峰干擾進行抑制。

圖2 TPS7A8300設(shè)計電路

另外，本設(shè)計采用了NXP公司的PMIC（電源管理集成電路）芯片MMPF0100，為FPGA提供電源電壓。因為FPGA需要6檔供電電壓：1.0V、1.2V、1.8V、1.5V、2.5V和3.3V，種類比較多。同時FPGA的上電順序有嚴格的要求，比如內(nèi)核電壓最先上電，GTX供電及其端接供電后上電，F(xiàn)PGA輔助供電、VCCO端口供電最后上電。MMPF0100芯片具有可配置和可編程的架構(gòu)，擁有12路輸出，上下電順序靈活可控，可以滿足FPGA的上電需求，保證FPGA的性能。

根據(jù)PMIC各通道輸出支持的電壓電流級別，以及FPGA的不同電源的需求，PMIC的硬件電路設(shè)計如圖3所示。通過OTP Configuration功能對PMIC輸出電壓及上電順序進行配置，并進行燒錄，完成對PMIC的控制，同時將配置信息保存為可燒錄的腳本文件，便于后續(xù)多塊電路板的快速配置。

由于3.3V除了給FPGA供電，還需給其他模塊供電，本電源電路還采用了TI公司的LDO芯片TPS7A8500。該芯片具有4A大電流和低噪聲4.4mVrms輸出，支持軟啟動，便于控制上電順序控制。利用PMIC的LDO輸出控制TPS7A8500的使能EN引腳，實現(xiàn)該路的電源的開關(guān)，從而保證FPGA的上電順序要求。

2.3 DDR3 SDRAM電路設(shè)計

GSENSE2020輸出圖像數(shù)據(jù)量大，在量化位數(shù)為12bit模式下，數(shù)據(jù)率最高可達4.8Gbps，因此本設(shè)計選擇了兩顆Micron公司的MT41K64M16TW-107的DDR3 SDRAM。MT41K64M16TW-107時鐘頻率最高可達933MHz，容量為1GB，可以滿足設(shè)計要求。

設(shè)計中兩顆DDR3的數(shù)據(jù)線、地址線以及控制線與FPGA之間的連接均采用了獨立連接設(shè)計，互不干擾，既可以滿足不同數(shù)據(jù)率下的圖像緩存處理，又可以實現(xiàn)高速乒乓操作。圖4是單顆MT41K64M16TW-107的電路設(shè)計原理圖，其中地址線和控制線均通過特定阻值的上拉電阻上拉到VTT電壓，可以保證信號的質(zhì)量，同時對時鐘線設(shè)計了T形端接上拉并加入了隔直電容，可以能保證端接共模信號，同時使直流泄露最小，從而改善時鐘波形。圖像傳感器輸出的高速數(shù)據(jù)流，經(jīng)過FPGA同時對兩顆DDR3進行一讀一寫的操作實現(xiàn)緩存與處理。該電路實現(xiàn)了高速圖像數(shù)據(jù)的緩存與處理，提高了數(shù)據(jù)吞吐量及系統(tǒng)性能。

Fig.3 PMIC partial design circuit diagram

圖4 MT41K64M16TW設(shè)計電路

2.4 eMMC電路設(shè)計

當微光探測成像系統(tǒng)裝星之后，圖像傳感器獲得的圖像數(shù)據(jù)經(jīng)過圖像處理后，需要進行存儲和延遲下傳顯示。因此本設(shè)計選用了4顆三星公司的eMMC芯片KLMCG4JENB-B041實現(xiàn)圖像數(shù)據(jù)存儲，陣列總存儲容量高達256GB。該eMMC集成了控制器和快閃存儲器，接口簡單，工作速度快，最高時鐘頻率可達200MHz，可以滿足圖像傳感器的高速存儲、大容量的性能要求。

4顆eMMC與FPGA之間的連接，其中命令線CMD和數(shù)據(jù)線DAT0-DAT7是獨立連接的，互不干擾，而時鐘線CLK、電源線VCC、VCCQ以及地線VSS、VSSQ是共享的，可以實現(xiàn)4顆eMMC時鐘同步和獨立控制。在設(shè)計eMMC的電路時，在命令線和數(shù)據(jù)線與FPGA連接時，將其通過上拉電阻進行上拉，既可以提高芯片引腳的輸出電平，也可以保證在上電配置過程中，芯片引腳為定態(tài)，還可以加大輸出引腳的驅(qū)動能力。單顆KLMCG4JENB-B041的電路原理圖設(shè)計如圖5所示。由于該eMMC最高時鐘頻率可達200MHz，因此33W的串聯(lián)端接電阻既可以保證阻抗匹配，又可以減少干擾，從而改善時鐘信號波形。

2.5 CameraLink電路設(shè)計

地面測試驗證微光成像系統(tǒng)圖像質(zhì)量，采用了CameraLink接口作為圖像數(shù)據(jù)的傳輸接口，通過CameraLink接口將圖像數(shù)據(jù)傳輸?shù)降孛鏈y試PC上位機進行顯示。傳統(tǒng)的CameraLink接口的數(shù)據(jù)發(fā)送和接收，均采用專用的串并轉(zhuǎn)換芯片與成像系統(tǒng)進行數(shù)據(jù)傳輸，但是串并轉(zhuǎn)換芯片占用體積大且其并行信號線會占用大量PCB布局布線資源，而且最高傳輸速率有限。Xilinx公司的K7系列FPGA內(nèi)部集成了大量的IP核及原語如串并轉(zhuǎn)換模塊，可以實現(xiàn)CameraLink接口的低成本、小體積、更高速率、更穩(wěn)定、無誤碼的傳輸并顯示。

圖5 KLMCG4JENB-B041設(shè)計電路

本設(shè)計基于CameraLink接口的Base模式實現(xiàn)微光成像系統(tǒng)的串行圖像數(shù)據(jù)的傳輸。Base模式數(shù)據(jù)具有28位，包括1位幀有效位信號、1位行有效位信號、1位數(shù)據(jù)有效位信號、24位數(shù)據(jù)信號和保留信號，如表1所示[11]。根據(jù)Base結(jié)構(gòu)分析，在本系統(tǒng)電路輸出端選用了MDR26連接器構(gòu)建CameraLink接口，利用FPGA的并串轉(zhuǎn)換原語模塊OSERDESE2實現(xiàn)數(shù)據(jù)格式轉(zhuǎn)換。由于K7系列FPGA的OSERDESE2支持8:1的并串轉(zhuǎn)換，因此將已經(jīng)經(jīng)過圖像處理的圖像數(shù)據(jù)按照CameraLink的Base數(shù)據(jù)格式組成28位圖像數(shù)據(jù)，然后分成4組，每組均以7:1方式通過一個OSERDESE2即可完成并串轉(zhuǎn)換，得到4組LVDS圖像信號，如圖6所示。以同樣的方式對圖像時鐘按照CameraLink時鐘格式進行并串轉(zhuǎn)換得到LVDS時鐘信號。最終將這4組LVDS圖像信號和一組LVDS時鐘信號連接至CameraLink接口，以實現(xiàn)圖像數(shù)據(jù)在CameraLink接口的直接傳輸。

表1 Base模式的端口分配

圖6 FPFA的7:1并串轉(zhuǎn)換

3 系統(tǒng)實驗驗證分析

根據(jù)上述描述，完成微光探測成像系統(tǒng)電路設(shè)計，對成像系統(tǒng)電路進行測試及成像實驗，以驗證系統(tǒng)電路的實際性能，實驗結(jié)果如下。

硬件電路系統(tǒng)實物如圖7所示。首先對硬件電路進行測試調(diào)試，圖8為FPGA的1.0V、1.2V、1.8V上電時序測試驗證圖，上電順序及上電間隔均與設(shè)計相符。圖像傳感器的供電電源噪聲對圖像噪聲質(zhì)量有一定的影響，3.5V作為GSENSE2020的偏置電壓、模擬電源及像素電源主要供電電壓之一，其供電電壓噪聲直接影響圖像質(zhì)量，圖9為3.5V的電壓紋波測試結(jié)果，大小為3.2mV，這說明該電源噪聲較小，可以滿足低噪聲設(shè)計要求。

Fig 7 System hardware circuit physical diagram

圖8 上電時序圖

Fig 8 Power-on sequence diagram

圖9 電源紋波

GSENSE2020在量化位數(shù)為12bit模式下，圖像數(shù)據(jù)只通過8個通道輸出，為了保證這些數(shù)據(jù)高速輸出，其輸入時鐘需要一個高頻率時鐘。當輸入時鐘設(shè)置為典型值600MHz時，其輸出頻率理論上可達300MHz，利用Vivado的ILA（在線邏輯分析儀）對其速率進行實時監(jiān)測。實測結(jié)果表明，其單通道速率可達500Mb(ddr)，因此數(shù)據(jù)率約為：

500×8＝4Gbps (1)

由于受電路的布局布線的影響，且測試過程中圖像傳感器電路板和控制電路板之間的時鐘線及數(shù)據(jù)線是通過普通的軟排線連接，因此傳感器的實測數(shù)據(jù)率會略低于理論值。

為測試驗證整個成像系統(tǒng)的實際成像性能，在完成硬件系統(tǒng)電路調(diào)試后進行光機結(jié)構(gòu)裝調(diào)，然后對景物進行實際成像，通過CameraLink接口傳輸?shù)絇C圖像采集上位機進行實時顯示。由于上位機的CameraLink接收接口顯示速率受限，因此配置圖像傳感器的輸入時鐘為375MHz，通過ILA測得實際單通道速率約為300Mb(ddr)。因此系統(tǒng)電路數(shù)據(jù)率可達：

300×8＝2.4Gbps (2)

與此同時根據(jù)公式(3)(4)(5)可計算得出理論的幀頻為27.2fps。在實驗過程中上位機實際顯示圖像幀頻為25fps，如圖10所示，接近理論值。

圖10 圖像幀頻

clk_seq＝clk_INTER/12 (3)

line＝560×clk_seq(4)

frame＝×line(5)

式中：clk_INTER等于輸入時鐘頻率；為輸出的行數(shù)，≤2048rows。

為了測試成像系統(tǒng)的信噪比，固定設(shè)置圖像傳感器積分時間，并設(shè)置增益為低增益，利用積分球進行輻照度，根據(jù)公式(6)[12]計算得到成像系統(tǒng)的信噪比為45.5dB，與理論值相近。

最終在低照度情況下，對實景進行探測成像，得到了清晰圖像，如圖11所示。

4 結(jié)論

本文基于微光圖像傳感器GSENSE2020設(shè)計了成像系統(tǒng)電路，利用FPGA驅(qū)動控制圖像傳感器的輸出，實現(xiàn)了微光探測成像。同時該成像系統(tǒng)電路兼顧了控制雙圖像傳感器擴展接口，為后續(xù)多波段同時探測成像設(shè)計如可見光加紅外探測奠定了技術(shù)基礎(chǔ)。經(jīng)過實驗驗證，該成像系統(tǒng)電路功能和性能良好，電源供電紋波噪聲低至3.2mV，通過CameraLink接口傳輸圖像到PC圖像采集上位機進行實時顯示，速率為300Mb(ddr)，數(shù)據(jù)率高達2.4Gbps，幀頻可達25fps，系統(tǒng)的信噪比為45.5dB。這說明微光探測成像系統(tǒng)電路性能指標與理論分析值相近，且在低照度情況下得到了清晰圖像，達到了預期設(shè)計要求。

圖11 實景成像

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Design and Development of a Low-Light Detection Imaging System Circuit

JIANG Ting，CHEN Weinan，XIA Zhentao，HU Jibao，JIANG Shouwang，SUN Yongxue，LI Taiping，XIE Yongquan

(,200240,)

To achieve low-light detection in low-light remote sensing satellites, an imaging circuit is designed based on a low-light complementary metal oxide semiconductor image sensor named GSENSE2020. The imaging circuit facilitates the drive control of the image sensor and the reception and transmission of high-speed image data through a field programmable gate array (FPGA), provides low-noise power supply for the image sensor through DC/DC and low-dropout regulator, and uses a power management integrated circuit to solve the problem of FPGA power-on timing. The circuit also uses DDR3 to perform high-speed image caching and processing and adopts an embedded multimedia card to meet the requirements of image data storage rate and capacity. The intellectual property core and primitives of the FPGA are used instead of a CameraLink interface conversion chip to establish the CameraLink communication protocol. Thus, the circuit can directly transmit image data with high speed to the CarameLink interface. The experimental results show that the circuit’s functions and the performance of the imaging system reach the expected design goals. The output data rate of the system reaches 2.4Gbps, frame rate reaches 25 fps, and signal-to-noise ratio reaches 45.5dB.

low-light detection, COMS image sensor, LDO, PMIC, DDR3, eMMC, CameraLink

TN215

A

1001-8891(2022)10-1045-07

2021-03-10；

2021-04-01.

姜婷（1989-），女，江西上饒人，碩士，主要從事光電成像系統(tǒng)電子學技術(shù)方面的研究。E-mail：jiangting_sitp@163.com。