歐陽可青 ，王 彬 ，魏 琦 ，魯 超 ，陳俊豪 ，李鳴霄

(1.深圳市中興微電子技術(shù)有限公司，廣東 深圳 518055；2.移動網(wǎng)絡(luò)和移動多媒體技術(shù)國家重點實驗室，廣東 深圳 518055；3.上?？请娮涌萍加邢薰?，上海 200000)

0 引言

在數(shù)字電路物理設(shè)計中，隨著晶體管特征尺寸不斷減小到7 nm、5 nm 及以下，器件性能對老化的敏感度急劇增加，電路老化已經(jīng)成為制約芯片性能和可靠性的關(guān)鍵問題。研究表明，以偏置溫度不穩(wěn)定性(Bias Temperature Instability，BTI)和熱載流子效應(yīng)(Hot Carrier Injection，HCI)為主的老化效應(yīng)將導致標準單元(可稱為cell)延時增大，進而產(chǎn)生路徑時序違例的風險[1-3]。對此，IC設(shè)計工程師需要在芯片物理實現(xiàn)階段即進行考慮老化的時序分析，通過設(shè)置針對性的時序裕量(margin)來覆蓋老化后的惡劣時序場景，確保芯片在服役期限中可靠運行。在先進工藝芯片設(shè)計中，精確的老化時序分析并確認合理的margin 是一個關(guān)鍵問題。偏大的margin 會導致過設(shè)計，帶來額外成本并限制芯片性能，而偏小的margin 會導致欠設(shè)計，造成失效泄露的風險。

本文利用基于Liberate+Tempus 的aging-aware STA方案進行先進芯片的老化時序分析，評估其效率、準確性以及針對多樣應(yīng)用場景的老化時序分析能力。

1 芯片物理設(shè)計過程中的老化時序分析概述

1.1 老化效應(yīng)對數(shù)字電路時序的影響

芯片老化是指在芯片使用過程中，各組成部分隨著使用時間的增長而出現(xiàn)性能退化的現(xiàn)象。對于物理實現(xiàn)而言，需要關(guān)注的老化效應(yīng)通常包括：BTI、HCI 和電遷移效應(yīng)等[4]。由于BTI 和HCI 會導致路徑時序在芯片投入使用的前幾年就發(fā)生快速的退化，通常在時序分析時主要關(guān)注BTI 和HCI 效應(yīng)。

從原理上講，BTI 和HCI 都是在電場作用下，晶體管溝道中的載流子遷移到柵氧界面處形成界面態(tài)，進而導致閾值電壓和漏電流等參數(shù)發(fā)生變化的過程[5]。體現(xiàn)到標準單元時序性能上，則主要導致標準單元的延遲增大，進而導致路徑延遲增大。如圖1 所示，當時鐘路徑和數(shù)據(jù)路徑的延遲均增大時，會導致時序路徑時序余量(slack)發(fā)生變化，進而影響路徑頻率。對于那些slack 較小的路徑，更會面臨時序違例(slack＜0)的風險。

圖1 老化影響路徑時序原理圖

1.2 傳統(tǒng)老化時序分析方法和局限性

在先進工藝下，老化效應(yīng)對路徑時序的影響十分明顯，需要盡早在設(shè)計過程中進行考慮。通常設(shè)計師通過兩類方法進行路徑老化時序分析：基于SPICE 的時序分析和考慮老化的靜態(tài)時序分析(aging-aware STA)[6-8]。

基于SPICE 的老化時序分析方法依賴晶體管老化模型獲取老化后的晶體管參數(shù)，再將其反標入網(wǎng)表，進而開展路徑時序仿真。這種方法的精度高，但是效率非常低。由于無法遍歷大芯片設(shè)計中的每一條路徑，設(shè)計師通常需要仔細地篩選出設(shè)計中的關(guān)鍵路徑進行仿真，再基于覆蓋worst case的原則確定aging margin，然后將其添加在所有路徑的STA 中進行時序收斂。這樣會在大部分路徑中引入過設(shè)計的margin，增大時序收斂難度，限制設(shè)計性能上限。

傳統(tǒng)的aging-aware STA 基于老化時序庫和STA 工具開展，該方案效率高，能實現(xiàn)覆蓋全芯片的時序分析。然而影響晶體管老化程度的因素眾多，傳統(tǒng)的老化時序庫只能覆蓋其中一個因素組合場景，若要實現(xiàn)多樣化的老化時序分析，需要在K 庫上付出極大代價，因此也無法滿足當代針對多樣應(yīng)用場景的老化時序分析需求。

2 Liberate+Tempus 先進老化時序分析方案

針對傳統(tǒng)老化時序分析方案存在的缺點，本文采用Liberate+Tempus 老化時序分析方案對芯片設(shè)計中的路徑老化時序進行分析。

2.1 方案簡介

如圖2 所示，該方案基于Liberate 和Tempus 的先進功能實現(xiàn)。其中Liberate 提供老化時序庫，與傳統(tǒng)方案不同，先進的老化時序庫以多種老化影響因素(例如老化電壓、老化溫度、老化時間、信號占空比、翻轉(zhuǎn)率等)作為輸入，能夠通過一套庫提供針對不同應(yīng)用場景的標準單元老化時序信息。而借助Tempus 的強大時序分析能力，Liberate+Tempus 方案也能提供相較傳統(tǒng)方案更多的時序分析功能。

圖2 基于Tempus 的老化時序分析示意圖

本文從設(shè)計師對老化時序分析方案的實際需求出發(fā)，著重于該方案的時序分析能力驗證(對于Liberate 相關(guān)先進功能，不在本文過多介紹)，包括：

(1)方案的效率、準確性及margin 釋放收益；

(2)方案針對多樣mission profile 的分析能力；

(3)方案針對多樣workload 的分析能力；

(4)方案針對非對稱場景的時序分析能力。

2.2 流程效率、準確性以及margin 釋放收益

先進工藝芯片需要設(shè)計師進行覆蓋全芯片的老化時序分析，并設(shè)置合理margin 來保證設(shè)計可靠性。因此對于老化時序分析方案的效率、準確性都有較高的要求。在本部分通過Tempus aging-aware STA 對block 時序進行老化分析，并實現(xiàn)path-by-path 的精準margin 添加。用到的主要命令是：

如圖3 和表1 所示，當以SPICE 仿真結(jié)果為參照時，兩種分析方案得到的路徑延遲基本一致，兩種方案的相對誤差(SPICE to STA)僅有-2.43%～2.15%，表明aging-aware STA 分析方案有出色的分析精度。而另一方面，SPICE 仿真的速度僅為15 條/h，而aging-aware STA 可以在10 min內(nèi)完成570 萬條路徑的老化分析，展示出巨大的效率收益和全芯片時序分析的能力。

圖3 Aging-aware STA 與SPICE 分析結(jié)果對照

表1 Aging-aware STA 與SPICE 分析結(jié)果差異分布

在margin 釋放的收益方面，這里將全路徑添加5%(flatten margin 5%，該數(shù)值從部分路徑的SPICE 仿真統(tǒng)計結(jié)果中獲取)時序margin 的方式與基于aging-aware STA的path-by-path margin 添加方式進行對比。如圖4(a)所示，添加flatten margin 在大部分路徑中引入了較大的過設(shè)計，歸一化過設(shè)計量在0～8*X ns 之間。并且基于少部分路徑獲取的worst case margin 并不能覆蓋所有路徑，還有部分路徑存在欠設(shè)計的可靠性風險，這部分風險在path-by-path margin 添加方式下能被有效覆蓋。在時序檢查方面，如圖4(b)所示，設(shè)計整體slack 有明顯的下降，表明對于大多數(shù)路徑而言，過設(shè)計的aging margin 得到了釋放，STA 收斂難度也隨之大幅降低。

圖4 添加path-by-path margin 分析結(jié)果與flatten margin分析結(jié)果對比

2.3 針對多樣mission profile 的分析能力

在芯片的實際使用過程中，其所處的電壓、溫度等環(huán)境因素往往不是固定的，為此客戶通常會將其劃分成多個不同的場景，并提供mission profile 以供可靠性工程師作為參考。如圖5 所示，芯片在10 年壽命中分別經(jīng)歷高溫高壓和低溫低壓的工作場景，按照傳統(tǒng)的worst case方式，將以10 年高溫高壓的條件進行仿真來覆蓋全部工作場景，這會引入過悲觀的margin。而通過Tempus aging-aware STA 可以實現(xiàn)分段的分析方式，以更貼合mission profile 的條件作為輸入，進行老化時序分析。此處用到的主要命令是：

圖5 針對多樣mission profile 的分析方式示意圖

如圖6 所示，當以10 年高溫高壓的分析結(jié)果為參照時，大部分路徑基于多段仿真得出的slack 明顯低于前者，歸一化slack 差異在0～12.7*X ns 之間，說明該分析方式能降低整體設(shè)計收斂難度。圖6 展示通過兩種方案得到的頻率差異，算法為分段仿真數(shù)據(jù)-傳統(tǒng)仿真數(shù)據(jù)，圖中數(shù)據(jù)對標相同數(shù)值進行了歸一化處理。而如圖7所示，分段仿真的方式能釋放更多的margin，相同路徑理論可達頻率更高，有利于設(shè)計性能的提升。另外，從圖7 中可以看到，路徑時序老化的程度主要受到使用過程中高溫高壓時間的主導，因此對于有升壓超頻應(yīng)用場景的芯片，老化導致的路徑時序衰退應(yīng)該得到重點關(guān)注。

圖6 通過分段仿真與傳統(tǒng)單段仿真得到的slack 差異

圖7 不同高溫高壓時間下的老化時序退化量

2.4 多樣workload 分析能力

除了電壓和溫度外，信號占空比也是晶體管老化的主要影響因素。傳統(tǒng)方案受限于單一的老化時序庫，常常只能以統(tǒng)計平均的結(jié)果為所有cell 端口施加相同的占空比，分析結(jié)果與實際場景存在較大的差異。如圖8所示，Tempus aging-aware STA 可以依據(jù)時序路徑中的邏輯傳遞分析，首先定義全局的占空比參數(shù)(大小和模式)，然后工具計算得出每個端口的占空比情況，進而基于該場景進行老化時序分析。用到的主要指令為：

圖8 Tempus 對路徑占空比傳遞方式分析示意圖

另一個與workload 相關(guān)的問題是對recovery 效應(yīng)的復現(xiàn)。對于BTI 而言，當前柵極電場撤去或者反向時，柵氧界面處的界面態(tài)會有一定程度的恢復，因而體現(xiàn)出老化影響恢復的現(xiàn)象(recovery 效應(yīng))。在先進工藝下，recovery效應(yīng)十分明顯，會對老化分析結(jié)果會產(chǎn)生很大的影響。這里通過如下指令實現(xiàn)考慮recovery 效應(yīng)的老化分析：

如圖9 所示，對于樣本路徑，當設(shè)置起始端口占空比為0.5 進行傳遞時，分析得到的slack 與將所有cell 端口占空比固化為0.5 的分析結(jié)果間存在明顯差異，大部分路徑slack 差異在-0.8～1.4*X ns 之間，最大的slack 差異可以達到3.71*X ns?？梢姡_設(shè)置占空比能降低過設(shè)計帶來的額外代價，也避免了欠設(shè)計帶來的可靠性風險。圖9 算法為：傳遞占空比仿真slack-固化全局占空比仿真slack。圖中數(shù)據(jù)對標相同數(shù)值（X ns）進行了歸一化處理。

圖9 通過傳遞占空比與傳統(tǒng)固化全局占空比仿真得到的slack 差異

而由圖10 可見，老化導致的路徑延遲退化量隨著recovery 折算系數(shù)的下降而明顯減少，以NBTI 折算系數(shù)0.38，PBTI 折算系數(shù)0.56 為例，與非recovery 場景相比，整體的平均時序退化量減少了48.41%，實現(xiàn)了明顯的時序margin 釋放。需要注意的是，只有在cell 翻轉(zhuǎn)時，才會發(fā)生recovery 效應(yīng)，因此對于存在cell 長期不翻轉(zhuǎn)場景的路徑，不適用考慮recovery 效應(yīng)的老化時序分析。

圖10 不同recovery 系數(shù)下的老化時序退化量

2.5 非對稱老化時序分析能力

所謂非對稱老化是指在一條時序路徑上，路徑不同部分老化條件不同的情況[9]。例如，early path 和late path由于受到clock gating 或者跨電壓域的影響，導致兩邊的翻轉(zhuǎn)率或者電壓存在較大的差異。相比對稱的老化，這種非對稱老化在early path 和late path 之間引入了額外的延時差異，可能會使路徑slack 退化更嚴重。在可靠性要求較高的芯片設(shè)計過程中，這種場景必須被納入考慮。這里通過如下指令實現(xiàn)非對稱條件下的老化時序分析：

如圖11(a)所示，相對于對稱老化場景，非對稱條件下的setup 時序明顯惡化，導致路徑slack 減小，樣本路徑中的slack 偏差在-2.30～0*X ns 之間。對于Hold 而言，通常對稱老化對于slack 的影響較小，不會出現(xiàn)明顯的時序惡化。但是如圖11(b)所示，非對稱老化條件下的hold slack 也相比對稱場景更小，偏差范圍在-11.30～0*X ns 之間，對于slack 余量較小的路徑，存在hold 違例的風險。

圖11 非對稱與對稱老化條件下的時序?qū)Ρ?/p>

3 結(jié)論

本文導入基于Liberate+Tempus 的aging-aware STA方案對先進工藝芯片進行老化時序評估。結(jié)果顯示，該方案可以實現(xiàn)針對不同服役條件的老化時序分析，并在STA 過程中實現(xiàn)path-by-path 的精準時序裕量添加。該方案能在兼顧效率、準確性的同時實現(xiàn)時序裕量釋放，為達成具備更高可靠性和更佳PPA 的先進芯片設(shè)計提供有力依據(jù)。