彭曉飛， 李 杰， 張德彪， 宋金昊

(1. 中北大學(xué) 電子測試技術(shù)國防科技重點實驗室, 山西 太原 030051; 2. 太原科技大學(xué)電子信息工程學(xué)院, 山西 太原 030051)

0 引 言

隨著數(shù)字信號處理技術(shù)的快速提升與數(shù)字電路運算速度的加快，以及對系統(tǒng)靈敏度要求的不斷提高，進(jìn)而促使對 ADC（analog to digital converter）、DAC（digital to analog converter）測試的各項指標(biāo)提出了高速、高精度的更高要求標(biāo)準(zhǔn)[1]。在雷達(dá)和衛(wèi)星通信中，所需的信號帶寬已經(jīng)達(dá)到2 GHz以上，5G移動通信技術(shù)在使用毫米波頻帶時也使用了2 GHz以上的信號帶寬[2]。雖然在一些場合(如線性調(diào)頻雷達(dá))可以使用頻帶拼接來實現(xiàn)高帶寬，但畢竟拼接方式對通信和其他復(fù)雜調(diào)制信號的傳輸來說比較復(fù)雜，有很多限制。因此，高速高精度ADC/DAC芯片在采樣或產(chǎn)生高頻信號時的性能對系統(tǒng)指標(biāo)至關(guān)重要[3]。

由于各種客觀因素，我國航天裝備大量使用進(jìn)口電子元器件，在安全隱患、質(zhì)量風(fēng)險、供應(yīng)鏈等方面存在諸多問題，因此我們必須積極推進(jìn)進(jìn)口電子元器件國產(chǎn)化。我國電子元器件生產(chǎn)起步較晚，受各種客觀條件和進(jìn)口電子元器件知識產(chǎn)權(quán)的保護(hù)，國產(chǎn)設(shè)備的參數(shù)體系不完備，性能指標(biāo)測試覆蓋不全，因而急需對國產(chǎn)器件的各項參數(shù)進(jìn)行測試提供符合要求的規(guī)格書，實現(xiàn)國產(chǎn)化替代。

文獻(xiàn)[4]通過LabVIEW和FPGA構(gòu)建了ADC通用化測試平臺，由于測試算法簡單，僅能滿足基本測試，且時鐘頻率較低，不能滿足高速ADC的測試；文獻(xiàn)[5]高精度高速ADC測試方案設(shè)計與實現(xiàn)，雖然能夠滿足復(fù)雜的測試算法，但其外圍接口相對比較固定，且測試人員操作難度大，通用性不強(qiáng)；文獻(xiàn)[6]高性能模數(shù)變換器測試平臺設(shè)計，數(shù)據(jù)緩存儲存速度較慢，在測試高速ADC時，容易造成數(shù)據(jù)丟失。

基于現(xiàn)有測試平臺的不足，設(shè)計了以高速FPGA為控制核心的硬件方案，采用子母板卡分離，預(yù)留多種接口；采用DDR3 SDRAM進(jìn)行數(shù)據(jù)緩存，EMMC進(jìn)行數(shù)據(jù)存儲，提高ADC測試平臺的通用性，實現(xiàn)ADC的測試和驗證。

1 ADC典型參數(shù)分析

表征ADC性能的指標(biāo)一般可分為兩類：靜態(tài)指標(biāo)和動態(tài)指標(biāo)。其中，靜態(tài)指標(biāo)代表ADC自身的內(nèi)部特性，與其內(nèi)部電路中的誤差和噪聲有關(guān)，這些誤差包括失調(diào)誤差、積分非線性、微分非線性、失碼等。主要比對特定的模擬輸入電平與對應(yīng)的數(shù)字輸出代碼的關(guān)系，可以經(jīng)過直方圖統(tǒng)計得到靜態(tài)指標(biāo)[7]；動態(tài)參數(shù)代表ADC采樣和重現(xiàn)時序變化信號的能力，測試時主要關(guān)注分辨率、信噪比、有效位數(shù)、信納比、總諧波失真等參數(shù)。動態(tài)參數(shù)測試取自ADC量化結(jié)果的頻譜。通常是對輸入的純凈正弦激勵進(jìn)行采樣，然后對輸出的數(shù)字量進(jìn)行 FFT 頻譜分析[8]。

1.1 高速ADC動態(tài)參數(shù)

動態(tài)參數(shù)根據(jù)實際測試條件，可選擇使用相干和非相干FFT測試方法。由于頻率精度等因素影響，在采用非相干采樣時需要進(jìn)行加窗處理。采用相干采樣或經(jīng)過加窗處理后的非相干采樣時，選擇特定的模擬頻率，以允許采集的樣本數(shù)據(jù)在記錄長度內(nèi)轉(zhuǎn)換的代碼盡可能多[9]。最后通過FFT計算得出功率譜，進(jìn)而計算得出相應(yīng)的動態(tài)參數(shù)。FFT測試的結(jié)果一般以分貝來衡量，有效信號單位可以用dBc來表示。圖1所示為具體流程。

圖1 利用FFT測試結(jié)果計算得出動態(tài)參數(shù)的具體流程圖

在ADC采集到純凈的正弦信號后，根據(jù)圖2可得到在Nyquist帶寬內(nèi)ADC典型動態(tài)參數(shù)的頻域內(nèi)定義。

圖2 ADC典型動態(tài)參數(shù)的頻譜示意圖

信噪比（signal-to-noise ratio, SNR）：指在規(guī)定條件下信號分量功率與噪聲總功率之比，單位dB。從數(shù)字樣本來說，SNR是滿量程模擬輸入的均方根與其量化誤差均方根的比值[10]。輸入正弦激勵的SNR可描述為：

信納比（signal-to-noise and distortion, SINAD）：指信號分量功率與噪聲分量功率及諧波分量功率的和之比，單位dB。數(shù)學(xué)上，SINAD被描述為：

無雜散動態(tài)范圍（spurious-free dynamic range,SFDR）：指信號分量功率與最大失真分量功率A2HD_MAX的比值，單位dBc。雖然與總諧波失真類似，但SFDR體現(xiàn)了轉(zhuǎn)換器的帶內(nèi)諧波特性：

有效位數(shù)（significant digits, ENOB）：指 ADC在工作時所能達(dá)到的處理精度，單位bits。在理想情況下誤差僅包含噪聲。它由ADC轉(zhuǎn)換的數(shù)字?jǐn)?shù)據(jù)計算得出：

1.2 高速ADC靜態(tài)參數(shù)

微分非線性(differential nonlinearity, DNL)：表示實際轉(zhuǎn)移的曲線與理想轉(zhuǎn)移曲線偏離的程度。用LSB表示。即：

式中: A P(nthcode-)-第n個碼元的樣本采集數(shù)量；

IP(nthcode)理想的第n個碼元的樣本數(shù)量。

積分非線性(integral nonlinearity, INL)：指實際轉(zhuǎn)移曲線的碼寬與理想轉(zhuǎn)移曲線碼寬的最大偏移[11]。用LSB表示。即：

失碼：指某一代碼的DNL為-1 LSB。在規(guī)定條件下，測試模擬輸入電壓在滿量程范圍內(nèi)變化時，輸出端缺失相應(yīng)碼元的數(shù)量。

失調(diào)誤差：指輸出端生成中間碼元時模擬輸入的電壓與理想電壓之間的差值。

滿量程誤差：指實際滿量程代碼轉(zhuǎn)換電壓與理想滿量程轉(zhuǎn)換電壓之間的百分比差異。滿量程誤差是負(fù)滿量程或正滿量程代碼轉(zhuǎn)換電壓誤差的最差情況。

2 測試平臺組成

設(shè)計的測試平臺主要包括信號發(fā)生器、帶通濾波器、測試夾具、低噪聲電源、編碼源、數(shù)據(jù)采集模塊和數(shù)據(jù)分析軟件[12]?？傮w方案如圖3、圖4所示。數(shù)據(jù)采集模塊可以通過標(biāo)準(zhǔn)的USB線連接到個人電腦上，通過上位機(jī)軟件可以快速評估ADC性能。數(shù)據(jù)采集模塊（母板）由一塊FPGA主控，可以完成數(shù)據(jù)的預(yù)處理，然后將預(yù)處理后的數(shù)據(jù)上傳至上位機(jī)，由上位機(jī)分析計算得出ADC的靜態(tài)指標(biāo)和動態(tài)指標(biāo)，并將數(shù)據(jù)保存到數(shù)據(jù)庫。

圖3 系統(tǒng)整體結(jié)構(gòu)（原理）

圖4 系統(tǒng)整體結(jié)構(gòu)（實驗）

2.1 通用ADC測試板卡設(shè)計

完成ADC靜態(tài)參數(shù)和動態(tài)參數(shù)的測試需要輔助儀器，如信號發(fā)生器、噪聲發(fā)生器、高精度萬用表、示波器、網(wǎng)絡(luò)分析儀、高精度電源等。這些信號源應(yīng)該具有出色的性能（低相位噪聲、平坦的頻率響應(yīng)、極高的輸出功率）。這些發(fā)生器的諧波性能一般不如特定 ADC 固有的線性度好，因此需要在模擬輸入信號端與信號發(fā)生器之間進(jìn)行濾波處理。

2.1.1 電源電路設(shè)計

電源是保證ADC測試性能的關(guān)鍵，大多數(shù)ADC的電源抑制比都較差，所以必須提供干凈的無噪聲電源。本設(shè)計采取開關(guān)電源與線性電源同步使用的原則，第一級電壓變換采用開關(guān)電源，最后一級電源采用線性穩(wěn)壓器。

ADC一般分為數(shù)字端電源和模擬端電源，采用ADP3303ARZ-5為ADC模擬端提供電源，其具有出色的低噪聲性能。為減少數(shù)字端耦合到模擬端的噪聲，采用ADP7105為數(shù)字端提供電源，ADP7105是一款CMOS、低壓差(LDO)線性穩(wěn)壓器如圖5、圖6所示。

圖5 ADC模擬端電源

圖6 ADC數(shù)字端電源

由于信號調(diào)理電路對噪聲更為敏感，為避免ADC數(shù)字端與模擬端對信號調(diào)理電路的影響，本方案采用單獨電源為信號調(diào)理電路供電，有一點需要特別考慮的是信號調(diào)理電路有負(fù)電壓，所以第一級電源采用具備正負(fù)電源輸出的開關(guān)電源芯片如圖7所示。

圖7 外部12V轉(zhuǎn)換為板級信號調(diào)理電源（ADP5071AREZ大功率板級第一級電源）

對于ADC來說，基準(zhǔn)電壓尤其重要，是準(zhǔn)確量化的基礎(chǔ)，為了獲得高精度的基準(zhǔn)，本方案采用高精度的專用基準(zhǔn)電壓芯片ADR431是一款電壓基準(zhǔn)系列，具有低溫漂移、精度高和噪聲低等性能。如圖8所示。

圖8 基準(zhǔn)電壓

2.1.2 信號調(diào)理電路設(shè)計

如果指定濾波器，則需要由大鐵芯制成的濾波器以防止飽和。濾波器通常設(shè)計用于大約 5 dBm的輸入功率。但是，在許多情況下，驅(qū)動ADC 需要遠(yuǎn)大于該值，從而導(dǎo)致磁芯飽和和失真。指定更大的磁芯有助于減少由磁芯飽和引起的雜散失真。最后值得一提的是，濾波器連接器可以同時指定。找到要在不同連接器類型之間轉(zhuǎn)換的適配器很容易，但使用適配器可能會導(dǎo)致差異并影響轉(zhuǎn)換器性能。對于8-位和10-位轉(zhuǎn)換器來說并不算什么問題，但在12-位、14-位和16-位轉(zhuǎn)換器上卻非常明顯。

為了對比不同濾波器對測試結(jié)果的影響，設(shè)計了兩種濾波器，一種是采用集成濾波器芯片，一種是采用基于運算放大器構(gòu)建的濾波器。如圖9、圖10所示。

圖9 基于運放的帶通濾波器

圖10 集成帶通濾波器

2.2 通用數(shù)據(jù)處理板卡（母板）設(shè)計

通用數(shù)據(jù)處理板卡主要完成ADC數(shù)據(jù)的預(yù)處理，將預(yù)處理的數(shù)據(jù)發(fā)送到上位機(jī)，上位機(jī)接收到數(shù)據(jù)后，對數(shù)據(jù)進(jìn)行運算處理得出ADC的靜態(tài)參數(shù)和動態(tài)參數(shù)，并將數(shù)據(jù)存入數(shù)據(jù)庫。

2.2.1 數(shù)據(jù)接口的實現(xiàn)

目前主流的A/D轉(zhuǎn)換器的數(shù)據(jù)接口已升級為JESD204B接口[13]。JESD204B不再采用傳統(tǒng)的幀時鐘，而是采用設(shè)備時鐘，實現(xiàn)高達(dá)12.5 Gb/s的數(shù)據(jù)傳輸速率。為保持發(fā)送器和接收器同步，JESD204B 標(biāo)準(zhǔn)加入了確定性的延遲，并采用諧波時鐘以低速輸入時鐘驅(qū)動高速數(shù)據(jù)轉(zhuǎn)換器時鐘[14]。

由圖11所示，在測試A/D轉(zhuǎn)換器時，A/D轉(zhuǎn)換器的數(shù)據(jù)和時鐘通過FMC接口輸入到FPGA中，在FPGA內(nèi)，完成數(shù)據(jù)的接收、采樣緩存，在經(jīng)過跨時鐘域處理之后，將采樣到的數(shù)據(jù)寫入DDR3 SDRAM中，之后通過以太網(wǎng)接口或者光纖接口，將采集的數(shù)據(jù)從DDR3 SDRAM中讀出并上傳到PC端進(jìn)行數(shù)據(jù)的軟件分析，并自動完成A/D轉(zhuǎn)換器各項性能參數(shù)的計算及圖形化顯示，同時生成相應(yīng)的測試報告。本設(shè)計預(yù)留了豐富的數(shù)據(jù)接口，包括兩路USB3.0接口，用于跟上位機(jī)之間進(jìn)行數(shù)據(jù)的的交互，兩個USB3.0接口可以同時獨立運行。具備6路RS232/RS485總線接口，用于和上位機(jī)以及其他外設(shè)進(jìn)行交互（狀態(tài)變量的監(jiān)控）。具有20對LVDS接口，用于和子板進(jìn)行數(shù)據(jù)交互，LVDS也可配置為CMOS電平接口。具備JESD204B標(biāo)準(zhǔn)接口功能，可用于跟ADC進(jìn)行交互，JESD204B也可配置為RAPIDO高速接口，用于和母板進(jìn)行高速數(shù)據(jù)交互。具備10路串行外設(shè)接口（serial peripheral interface，SPI），通過 SPI接口，允許用戶訪問 A/D轉(zhuǎn)換器的地址空間，通過SPI寄存器的寫操作對芯片功能進(jìn)行控制，通過讀操作監(jiān)控芯片的內(nèi)部工作狀態(tài)。

圖11 A/D轉(zhuǎn)換器測試鏈路框圖

2.2.2 DDR3 SDRAM高速緩存實現(xiàn)

本系統(tǒng)采用DDR3 SDRAM作為A/D轉(zhuǎn)換器采樣數(shù)據(jù)存儲器的數(shù)據(jù)存儲器，以滿足高性能轉(zhuǎn)換器測試時對高帶寬、高存儲深度、高速實時數(shù)據(jù)讀寫的要求[15]。DDR3 SDRAM高速緩存電路的實現(xiàn)主要由兩部分組成：高速且大容量的存儲和通過FIFO實現(xiàn)在不同時鐘域的數(shù)據(jù)緩存。圖12展示了以 DDR3 SDRAM 為核心的數(shù)據(jù)緩存結(jié)構(gòu)。

圖12 ADC數(shù)據(jù)緩存結(jié)構(gòu)框圖

2.2.3 EMMC高速大容量存儲實現(xiàn)

對于ADC進(jìn)行長時間監(jiān)測時，需要將數(shù)據(jù)存儲下來，并且掉電不能丟失，方案采用4片512 GB的EMMC來存儲有效數(shù)據(jù)，總有效存儲容量為2 TB。4片存儲速度最高可到4×250 MB/s=1 GB/s，可滿足對ADC的測試需求。

3 試驗驗證

動態(tài)指標(biāo)測試：

1)將HWD976待測板卡置于規(guī)定的環(huán)境與直流電源、專用控制母板連接；輸入高精度的正弦波fIN=45 056.152 343 75 Hz ，其采樣頻率設(shè)為fSAMPLE=200 kHz；

2)接通電源，給定器件電壓、模式控制引腳電壓，將器件數(shù)字輸出通過高速接口連接至數(shù)字采集端；

3)通過高性能射頻信號源提供特定頻率的模擬輸入信號，并連接固定頻率的濾波器至HWD976模擬輸入端；

4)利用邏輯分析儀/專用控制母板控制HWD976進(jìn)行動態(tài)轉(zhuǎn)換，并采集器件數(shù)字輸出信號；

5)通過上位機(jī)軟件將采集的數(shù)據(jù)進(jìn)行FFT變換，得到頻域信息，并繪制出結(jié)果的頻譜圖形如圖13、圖14所示。

圖13 板卡1：25 ℃溫度下功率譜

圖14 板卡2：25 ℃溫度下功率譜

利用FFT變換結(jié)果，通過公式計算得出SNR、SINAD、SFDR等動態(tài)指標(biāo)如表1所示。

表1 動態(tài)指標(biāo)測試結(jié)果

靜態(tài)指標(biāo)測試：

1)電源施加5 V電壓供電；

4)待ADC達(dá)到工作穩(wěn)定狀態(tài)后，采集70 000 000個輸出轉(zhuǎn)換數(shù)據(jù)點；

5)統(tǒng)計每一個輸出碼元對應(yīng)的樣本數(shù)量并構(gòu)建直方圖，根據(jù)正弦的概率密度函數(shù)計算理想碼元對應(yīng)的樣本數(shù)量；

6)根據(jù)公式計算得出DNL和INL如圖15、圖16和表2所示。

表2 靜態(tài)指標(biāo)測試結(jié)果

圖15 板卡25 ℃微分非線性

圖16 板卡25 ℃積分非線性

對國產(chǎn)HWD976芯片進(jìn)行參數(shù)測試，對比芯片手冊和本次測試結(jié)果，驗證ADC性能評估系統(tǒng)能夠滿足設(shè)計目標(biāo)，為此后測試國產(chǎn)芯片奠定基礎(chǔ)。

4 結(jié)束語

基于高速FPGA構(gòu)成的硬件測試平臺，實現(xiàn)了對高速ADC輸出信號的接收、處理和存儲，能夠滿足完成ADC芯片的性能測試。得到以下結(jié)論：

1)采用子母板卡分離，預(yù)留多種接口，極大的提高了測試平臺的通用性，降低ADC測試成本；

2)采取開關(guān)電源與線性電源同步使用，降低電源噪聲對ADC測試的影響，提高測試精度；

3)該測試平臺能夠滿足通用ADC測試需求，有很好的應(yīng)用和推廣價值。