趙亞斌

（中國電子科技集團公司第二十研究所 陜西省西安市 710068）

1 系統(tǒng)組成

微波信號處理板由數(shù)據(jù)處理電路和通用接口控制電路組成，數(shù)據(jù)處理電路采用高速A/D轉(zhuǎn)換器、大規(guī)模FPGA、DSP作為基本電路構(gòu)成方式，另外包含存儲電路、狀態(tài)監(jiān)測、總線接口、AGC控制、電源和時鐘等電路功能；通用接口控制電路完成與系統(tǒng)總線之間LVDS異步串行總線和CAN總線數(shù)據(jù)傳輸通信，對外支持2路LVDS異步串行總線和2路CAN總線（A、B冗余備份）接口。數(shù)據(jù)處理電路由A/D轉(zhuǎn)換電路、DSP和FPGA組成的基帶解調(diào)處理電路和功能信號處理電路組成。主要用來完成70MHz中頻信號的采樣、數(shù)據(jù)處理及存儲、狀態(tài)監(jiān)控和增益控制等。系統(tǒng)結(jié)構(gòu)示意圖如圖1所示。

圖1：系統(tǒng)結(jié)構(gòu)示意圖

2 硬件設(shè)計

本系統(tǒng)選用1片深圳國微公司的SMQ4VSX55FF1148，1片成都華微公司的HWD6SLXSIP-A以及1片國防科大的FT-C6416為處理核心。存儲芯片（FLASH）選用深圳國微的SM29GL512M以及SM48LC32M16M。采用中電58所的JAD9268-100作為采樣70M中頻信號的A/D轉(zhuǎn)換芯片，并選用D/A轉(zhuǎn)換電路選用中電24所的SDA7226實現(xiàn)AGC模擬量的產(chǎn)生和自檢調(diào)幅信號的產(chǎn)生，電源模塊則選用國產(chǎn)化的HCE4644。

本系統(tǒng)設(shè)計了1路A/D轉(zhuǎn)換電路，完成70MHz中頻信號A/D采樣；設(shè)計了基于FPGA+DSP架構(gòu)的數(shù)據(jù)處理電路，其中，F(xiàn)PGA可以完成測角功能的數(shù)字濾波、信號抽取、幅度解調(diào)、相位解調(diào)、峰值檢測、時間測量、信號鑒相等數(shù)字信號處理，執(zhí)行數(shù)字信號處理器的底層控制軟件，構(gòu)建雙口RAM、產(chǎn)生硬件邏輯控制和工作時鐘分配等控制信號。而DSP根據(jù)巴克碼功能定時和功能識別碼啟動功能置信度判決，進行往、返掃描波束脈沖時間間隔的測定和角度解算；進行著陸或著艦坐標變換，產(chǎn)生飛機相對著陸點或著艦點的方位、仰角和距離信息。設(shè)計了監(jiān)測A/D電路，監(jiān)測信號包括溫度傳感器監(jiān)測信號、工作電源監(jiān)測信號和C波段接收單元傳遞來的模擬量監(jiān)測信號，其中關(guān)鍵器件（如FPGA、DSP等）應(yīng)安裝溫度傳感器，并將其安裝于發(fā)熱芯片大面積覆銅的焊盤附近；設(shè)計了D/A轉(zhuǎn)換電路，實現(xiàn)AGC模擬量的產(chǎn)生和自檢調(diào)幅信號的產(chǎn)生；設(shè)計了存儲電路。PROM在進行FPGA的程序調(diào)試時使用，SDRAM儲存DSP運行過程中的動態(tài)變換數(shù)據(jù)，F(xiàn)LASH中儲存全部FPGA程序和DSP程序，可以存儲當前工作模式、工作參數(shù)和故障代碼；設(shè)計了異步串行FIFO和CAN FIFO電路，完成與通用接口控制電路之間的數(shù)據(jù)通信；設(shè)計了看門復(fù)位電路，完成看門狗、上電復(fù)位功能，具有手動復(fù)位功能，同時可接受外部系統(tǒng)對模塊的統(tǒng)一復(fù)位；設(shè)計了電源管理電路，完成電源濾波、電源保護、電平監(jiān)測、DC/DC轉(zhuǎn)換和加電控制功能；設(shè)計了時鐘電路，提供數(shù)據(jù)處理電路的時鐘供給；設(shè)計了自檢電路，滿足系統(tǒng)對加電自檢、周期自檢和啟動自檢的需求。本板電源采用連接器提供的數(shù)字5V電源，二級電源轉(zhuǎn)換主要為上述芯片供電。硬件結(jié)構(gòu)如圖2所示。

圖2：硬件結(jié)構(gòu)圖

2.1 通用接口設(shè)計

本板對外有兩路低頻接口，1路是對外低頻接口，另1路是與C波段接收模塊之間的低頻接口，為低頻與射頻混合連接器，射頻接口用于傳輸70MHz中頻信號。通用接口包含LVDS異步串行總線，2接收，2發(fā)送，收發(fā)具備使能控制且速率可調(diào)，默認3.125Mbps，LVDS差分信號經(jīng)Buffer后以單端形式連接到FPGA，用以測量數(shù)據(jù)、記錄數(shù)據(jù)的上傳，基于FPGA的LVDS異步串行和CAN協(xié)議解析和數(shù)據(jù)交互電路和相應(yīng)的配置和管理功能；CAN總線，2路CAN總線接口互為備份，傳輸速率為1Mbps實現(xiàn)模塊的狀態(tài)管理，如BIT檢測、健康狀態(tài)查詢及結(jié)果回傳、電子標簽查詢及結(jié)果回傳和模塊日志查詢及結(jié)果回傳等，LVDS異步串行總線和CAN總線總線驅(qū)動電路，實現(xiàn)2路LVDS異步串行總線和2路CAN2.0B總線（A、B冗余備份）總線與系統(tǒng)之間的通信，1路CAN FIFO和1路UART FIFO接口，經(jīng)協(xié)議解析處理后的總線數(shù)據(jù)通過FIFO接口與數(shù)據(jù)處理電路進行交互。寫入發(fā)數(shù) FIFO實現(xiàn)總線數(shù)據(jù)的發(fā)送，讀取收數(shù)FIFO實現(xiàn)總線數(shù)據(jù)的接收；模塊識別編碼接口，用于識別信號用于識別模塊在系統(tǒng)中的插槽編碼；調(diào)試接口，包括FPGA的JTAG接口和必要的測試口，DSP的JTAG接口和RS232調(diào)試口。調(diào)試接口在信號處理單元上設(shè)計成較方便使用的插針或連接器，便于與仿真器連接；并設(shè)置其他用戶接口包括時鐘、電壓采集、調(diào)試接口和備用接口等。通用接口控制電路原理框如圖3所示。

圖3：通用接口控制電路原理框

2.2 FPGA+DSP架構(gòu)電路設(shè)計

FPGA與DSP主要完成本板的數(shù)據(jù)處理功能。數(shù)據(jù)處理功能要求與C波段接收單元和信號處理軟件配合工作，完成對數(shù)字中頻信號的處理，實現(xiàn)微波著陸著艦方位、下滑信號接收和角度解算功能；具有異步串行總線數(shù)據(jù)和CAN總線數(shù)據(jù)的FIFO協(xié)議通信功能，與通用接口控制電路之間完成總線數(shù)據(jù)交互；具有加電、周期、啟動自檢功能，與信號處理軟件配合能夠?qū)崿F(xiàn)對信號處理單元工作電壓、工作溫度及其他模擬信號的監(jiān)測上報功能。具有通過接收控制指令數(shù)據(jù)測試LVDS串口狀態(tài)功能，上報LVDS串口狀態(tài)（加電、啟動自檢功能）。具有上電讀取FLASH、EEPROM器件信息功能，進行校驗和測試，并能夠上報接口控制電路狀態(tài)（加電、啟動自檢功能）；具有通過異步串行總線實現(xiàn)DSP軟件遠程加載功能；具有程序運行監(jiān)測功能和硬件復(fù)位功能；提供軟復(fù)位接口，用于功能軟件實現(xiàn)軟復(fù)位。

FPGA完成測角功能的數(shù)字濾波、信號抽取、幅度解調(diào)、相位解調(diào)、峰值檢測、時間測量、信號鑒相等數(shù)字信號處理，執(zhí)行數(shù)字信號處理器的底層控制軟件，構(gòu)建雙口RAM、產(chǎn)生硬件邏輯控制和工作時鐘分配等控制信號。FPGA系統(tǒng)時鐘為100MHz；中頻采樣時鐘為25MHz。時鐘緩沖器GM8543扇出的50MHz時鐘作為中頻信號采樣時鐘，該時鐘在FPGA內(nèi)部經(jīng)過PLL倍頻為100MHz的時鐘作為FPGA的系統(tǒng)工作時鐘。本板的FPGA的加載方式為Continuous SelectMAP Data Loading，F(xiàn)PGA完成上電自我初始化后，INIT_B信號釋放，F(xiàn)PGA采用模式管腳M[2:0]，確認采用哪種模式進行程序加載，當FPGA采樣M[2:0]=011時，CCLK輸出時鐘，配置數(shù)據(jù)從配置FLASH中讀入FPGA，配置成功后，釋放DONE，DONE信號變高表明程序加載成功。SMQ4VSX55FF1148采樣70MHz中頻信號并進行處理分析、通過模轉(zhuǎn)換器產(chǎn)生1路用于通道AGC控制的模擬電壓和1路用于自檢的模擬電壓、與通用接口控制電路通過1個CAN總線的FIFO接口和1個UART總線的FIFO接口進行數(shù)據(jù)通信、與DSP通過32位EMIF總線進行數(shù)據(jù)通信。

DSP根據(jù)巴克碼功能定時和功能識別碼啟動功能置信度判決，進行往、返掃描波束脈沖時間間隔的測定和角度解算；進行著陸或著艦坐標變換，產(chǎn)生飛機相對著陸點或著艦點的方位、仰角和距離信息。FT-C6416和TMS320C6416TBGLZA8完全兼容，主頻720MHz；綜合運算性能5760MIPS；支持8/16/32/64 位數(shù)據(jù)，支持40 位長整數(shù)運算；8 個高度獨立的功能部件，各功能單元獨立執(zhí)行，大大提高運算能力；2個EMIF 接口，含有1個64 位EMIFA和1個16 位EMIFB：支持多種外部存儲器的無縫接口，包括SBSRAM、SDRAM、ZBT SRAM、FIFO 和異步存儲器等；

硬件資源占用率如表1所示。

表1：硬件資源占用率

2.3 時鐘管理設(shè)計

微波信號處理板卡上的FPGA、DSP、ADC、DAC都需要能夠產(chǎn)生特定頻率的時鐘才能夠正常工作。所以時鐘的設(shè)計也是本板的重點之一。經(jīng)過時鐘緩沖器GM8543輸出的兩路50MHz差分時鐘作為中頻信號采樣時鐘，一路時鐘在FPGA內(nèi)部經(jīng)過PLL倍頻為100MHz的時鐘作為FPGA的系統(tǒng)工作時鐘，另一路供給JAD9268-100使用。DSP的時鐘由FPGA內(nèi)部供給，由于FT-C6416系統(tǒng)的工作時鐘為500MHz，由此可設(shè)定CLKIN=25MHz，PLL倍頻因子為20。時鐘單元如圖4所示。

圖4：時鐘單元

2.4 電源模塊設(shè)計

電源單元主要功能是將外部輸入的5V電源轉(zhuǎn)換為內(nèi)部各個芯片的工作電源及電源的上電時序控制。電源單元的特性具有隔離：電源輸入和輸出地濾波隔離；

短路保護功能：具有輸入短路保護功能（例如：輸入端加保險絲），當用電設(shè)備輸入端發(fā)生短路時，可以及時與供電電源斷開，避免供電電源輸出端短路保護引起使用此供電電源的其他用電設(shè)備無法正常供電；在供電輸入端電壓反極性條件下，信號處理單元可以不工作，但不影響信號處理單元以后的性能；瞬時掉電：輸入電源出現(xiàn)≥100ms 掉電脈沖時（電源電壓≤1V），用電設(shè)備在電源恢復(fù)正常后可以自動重啟正常工作。電源濾波要求：為了有效減少電源線上的電磁干擾問題，電源輸入端需加 EMI濾波措施。電源模塊選用HCE4644MB來輸出所需要的各種電平，通過對HCE4644MB的PGOOD以及RUN管腳的相互連接來實現(xiàn)FPGA的上電順序，這里推薦上電順序為VCCINT->VCCAUX->VCCO。以此推薦的上電順序加電時，在加電過程中，IO引腳仍然保持在高阻態(tài)。每種電源的上電爬升時間應(yīng)在0.2ms～50ms之間。FT-C6416的內(nèi)核和I/O的上電沒有確定的時序要求，如果一個電壓低于正常的工作電壓時，另一個的電壓的上電時間不能大于1S，為了保證DSP正常初始化，上電期間RESET管腳必須保持低電平，直到PLL穩(wěn)定。該電源模塊共用到1V、A1.8V、1.8V、3.3V、A3.3V、D5V等6種電平，另外，輸入電路也進行了防反接及濾波電路設(shè)計，如圖5所示。

圖5：電源示意圖

2.5 ADC/DAC模塊設(shè)計

A/D轉(zhuǎn)換電路主要用于完成70MHz中頻信號A/D采樣。D/A轉(zhuǎn)換電路主要用于實現(xiàn)AGC模擬量的產(chǎn)生和自檢調(diào)幅信號的產(chǎn)生，A/D轉(zhuǎn)換器選用58所的16位模數(shù)轉(zhuǎn)換器JAD9268-100，該器件輸出有LVDS和COMS兩種模式，本設(shè)計中采用LVDS模式。邏輯設(shè)計時將高12位作為有效數(shù)據(jù)替代原程序中的相應(yīng)數(shù)據(jù)。ADC采樣率為50MSPS，信號幅度為-5dBm～0dBm，圖6為ADC單元原理框圖。

圖6：ADC單元原理框圖

DAC單元采用24所的4路模數(shù)轉(zhuǎn)換器SDA7226，該芯片經(jīng)地址選通輸出2路模擬信號，經(jīng)運放SF158MD放大2倍輸出，DAC單元原理框圖如圖7所示：

圖7：DAC單元原理框圖

3 結(jié)束語

該信號處理板以DSP和FPGA為核心器件，主要用來完成70MHz中頻信號的采樣、數(shù)字信號處理解調(diào)解算、總線端口通信與控制、狀態(tài)監(jiān)測和增益控制等。用國產(chǎn)化器件代替了進口器件，增強了自主性。經(jīng)實測后，各項功能正常，能夠滿足預(yù)定的技術(shù)目標，功能完備。